模拟到数字转换器（Analog-to-digtal converter,ADC）是重要的数模混合电路,能将现实世界里的各种模拟信号转换为数字信号,从而便于信息的处理和传输。高速ADC广泛应用于无线通信系统、图像处理以及测量工具。在各种不同类型ADC中,逐次逼近寄存器模数转换器（Successive approximation register ADC）因具有很高的能效和低复杂度,常用于低功耗应用,但是其转换速度较慢。流水线模数转换器（Pipeline-architecture ADC）有更高的速度和精度,但是因为级数较多,其能效较低,而且需要较多的级间放大器,这也增加了设计难度。流水线逐次逼近寄存器模数转换器（Pipelined-successive-approximation-register ADC）结合 SAR ADC 和Pipeline ADC两种结构,实现了精度、速度以及功耗之间的折中。在高速Pipelined-SAR ADC结构中,比较器的亚稳态（Metastability）会造成转换的误码率（Bit error rate,BER）提升。因为较高的采样速率,意味着每一次采样,留给比较器进行判定的时间非常少。如果在给定的时间内,比较器无法输出有效结果,就会导致误码产生。在一些仪表和串行链路接收器中,要求误码率低于10-12,所以即使亚稳态造成的误码频率不高,不会降低信噪比（SNR）,但在一些特殊需求中,这些误码仍是有问题的。本文从理论推导、建模仿真和电路搭建等方面,研究高速Pipelined-SARADC的亚稳态问题。对SAR ADC、Pipeline ADC的亚稳态进行理论分析,对异步时序的ADC进行分析并建模仿真。提出一种基于两个比较器的电路结构,有效降低Pipelined-SAR ADC发生亚稳态的概率。通过建模仿真验证,此结构能将精度为10bits,采样率为750MS/s的高速Pipelined-SAR ADC发生亚稳态的概率降到10-12。本文在建模仿真的基础上,进行精度为10-bit,采样率为750MS/s的Pipelined-SAR ADC电路设计工作。最终,在28nm工艺下,电源电压为0.9V,采样率为750MS/s,输入信号频率接近奈奎斯特频率时,工艺角为tt的仿真环境中,ADC的ENOB为8.56,无杂散动态范围（SFDR）为64.15dB,SNDR为53.27dB,功耗为5.771mW,品质因数20.3fj/conv-step。