随着集成电路(integrated circuit,IC)设计水平和制造工艺的快速提高,芯片的规模和设计复杂度急剧增加,芯片的时钟频率不断提高,这些都给芯片的测试工作提出了挑战。芯片的可测试性设计(DFT,Design for Testability)已经成为芯片的设计和制造过程中十分必要的环节。DFT技术的意义在于可以减少产品投入到市场的时间(TTM,time to market)、降低测试的费用以及提高产品的质量。本论文基于一款电机码盘控制芯片的物理设计与实现,对其可测试性设计进行了研究和验证。基于DFT的基础理论,采用的DFT设计方法主要包括扫描设计方法、寄存器内建自测试(MBIST,memory build-in self test)设计方法、边界扫描设计方法。这些设计方法给码盘控制芯片提供了便捷可行的测试方法。本文在简要说明了可测试性设计的理念、芯片的故障模型和与其对应的测试矢量产生后,展开的具体工作内容如下:(1)对码盘控制芯片分别进行模块级、TOP级的全扫描设计。经过结果分析,模块级扫描设计的固定故障(Stuck-at fault)覆盖率大约为97%,TOP级的Stuck-at故障覆盖率大约为90%,TOP级的跳变故障(Transition fault)覆盖率为96%。(2)针对码盘控制芯片的存储器,采用了一种降低MBIST功耗的新方法,这种方法根据时钟域(Clock domain)的不同,存储器(memory)的不同,将memory进行了分组,不同小组的memory执行串行操作,相同小组的memory执行并行操作,结果显示该方法使得测试power仅为传统方法的35.69%,测试时间仅为传统测试时间的25.5%。