缓冲器插入相关论文
基于非均匀温度分布效应对互连延时的影响,提出了一种求解互连非均匀温度分布情况下的缓冲器最优尺寸的模型.给出了非均匀温度分布......
提出了一种考虑工艺变化下快速时序优化的缓冲器插入方法,该方法在布线区域内对线网结构进行图变换,把随机问题变为确定性问题,也......
该文对超大规模集成电路时钟布线优化算法作了较为深入的研究.针对当前的布线算法将时钟网布在多层布线平面上,由于引入大量的通孔......
时钟网络就像是同步电路中的神经网络，时钟信号控制着所有同步单元的正常工作。在当今深亚微米工艺条件下，集成电路的集成度和工作频......
随着VLSI集成度与工作频率的提高,时延问题已成为影响芯片性到深亚微米级,互连线时延比重已经占据总时延的绝大部分.为了减小互连......
随着集成电路的集成度越来越高,芯片的发热量越来越大且其内部温度呈不均匀分布,这会影响关键路径的传播延时,进而影响基于缓冲器......
在超深亚微米(VDSM)工艺下, 由光刻工艺带来的光学邻近效应不可忽略, 时钟偏差受到光学邻近效应等工艺参数变化的影响非常严重.提......
In this paper, we study the interconnect buffer and wiresizing optimization problem under a distributed RLC model to opt......
互连线延时已成为制约大规模集成电路性能的瓶颈，而缓冲器插入能很好解决互连线延时。Van GinnekenfvGl算法是缓冲器插入互连时序优......
为在一定的时间限制下得到最少的缓冲器插入数目和连线分段数目，提出了一种深亚微米电路设计方法。该方法通过将传统的可变尺寸驱动......
随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路......
使用E1more时延模型，对二端连线的缓冲器插入方法进行了详细的讨论．给出了最小时延下，缓冲器的最佳数量和位置；同时给出了在一定时延约......
提出一种时钟树布线算法,在给定偏差约束下,采用新的匹配策略考虑偏差约束进行局部拓扑优化,优先匹配延迟目标大的结点,将其置于时......
提出了在精确时延模型下，满足时延约束的缓冲器数目最小化的算法．给出一个两端线网，该算法可以求出满足时延约束的最小缓冲器数目．运用......
提出了一种基于路径的缓冲器插入时延优化算法，算法采用高阶模型估计连线时延，用基于查表的非线性时延模型估计门延迟．在基于路径的时......
<正> A k-shortest path based algorithm considering layout density and signal integrity for good buffer candidatelocation......
为了改善芯片的功耗和温度特性,提出了一种缓冲器插入功耗优化方法.该方法基于延时、功耗和温度三者之间的热电耦合效应,给出了相......
针对全局互连延时已成为制约电路性能的关键因素问题,提出了一种全芯片温度特性优化方法,使功耗和温度间的反馈在功耗模型与HotSpo......
针对VLSI设计中存在的互连电感效应、热电耦合以及互连温度分布的问题,提出一种缓冲器插入延时优化方法.首先根据互连温度分布的特......
提出了一种加载缓冲器的有界偏差平面时钟布线方法.该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第......
随着集成电路工艺技术进入深亚微米、超深亚微米阶段,时钟频率已达到数GHz.设计一个高速、零偏差、低功耗的时钟布线算法已成为一......
针对使用拼接单元块设计方法的岛式FPGA,介绍了一种交叉连接的方法,可以为其全局信号网络的缓冲器插入提供可变性.对于采用此方法......
介绍了一种基于结群的零偏差时钟布线算法 .该算法采用新的单元匹配策略 ,递归地把时钟节点划分成 2个负载和半径比较均衡的子集 ,......
利用同步缓冲器插入和非Hanan优化（BINO）算法,用来改进超大规模集成电路互连的性能。该算法旨在解决如下实际情况：互连资源和时间约束......
改进超大规模集成电路性能依靠插入缓冲器和非汉娜算法是一个有效的方案。在时间约束和互联性能要求严格的情形下,在单元布局之后......
随着集成电路进入纳米时代，芯片的特征尺寸不断减小而集成度持续上升，片上晶体管数目的增加大大提高了芯片的复杂度，连接芯片内部功能......
本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法 .基于Elmore延时模型 ,我们得到相邻缓冲器间的延时是缓冲器在时钟......
集成电路技术的快速发展特别是纳米集成电路时代的到来使得传统的微电子器件和互连线的设计技术面临着严峻的挑战。鉴于传统铜互连......
随着集成电路技术的发展，器件的特征尺寸不断减小。越来越小的器件尺寸给集成电路设计带来了许多新的问题，时序收敛是最突出的问题之......
随着半导体工艺技术的不断进度,沟道尺寸的不断缩小,65纳米和45纳米已成为主流的工艺技术,并向着32和22纳米向前发展。然而,由于工......
学位
随着集成电路技术进入纳米级,互连的温度效应日益显著,已成为影响集成电路设计最具挑战的问题之一。本文主要研究了纳米级互连的温......
随着VLSI特征尺寸的下降,互连已经成为决定系统性能和功耗的主要因素,其中又以互连线的热问题对芯片的设计和可靠性影响最为重要,......
