WALLACE树相关论文
为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx......
阐述了一种24×24bit+48bit带饱和处理的乘加单元的优化设计.在乘法器的设计中,采用改进的Booth算法,并将被加数作为乘法器的一个......
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延......
本文阐述了一种16×16+ 32bit带饱和处理的融合乘加单元的优化设计.在乘法器的设计中,采用modified-booth算法.并将被加数作为乘法......
文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种......
本文提出了一种针对32位浮点乘法运算的三级流水线wallace树压缩器.首先设计出4-2和3-2压缩器,然后由其构成wallace树结构的压缩器......
为得到高性能的乘法器,本设计通过改进的Booth算法产生部分积,用一种Wallace树结构压缩部分积,并使用减少符号位填充和减少尾部0填......
设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩......
文中介绍了二进制数的CSD（Canonic Signed—Digit）编码技术；针对目前CSD编码大都是用软件预先求得或基于查找表实现．本文设计了一种有，......
根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的......
阐述了一种24×24bit＋48bit带饱和处理的乘加单元的优化设计．在乘法器的设计中，采用改进的Booth算法，并将被加数作为乘法器的一个......
基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形......
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波......
浮点乘法器（FPM）是中央处理器的关键部件之一，因此其性能是处理器的关键影响因素之一，高性能浮点乘法器是研究人员的追求；基于此需求，提......
为了增强嵌入式CPU处理复杂运算的能力,加入特殊指令--乘积累加指令MAC和置换指令PERM.MAC用于提高CPU执行数字信号处理运算的效率......
介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运......
以实现25×18位带符号快速数字乘法器为目标,采用改进的基4Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作......
讨论了32位浮点乘法器的设计，算法采取了二阶Booth算法；部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法；最后给......
文章介绍了一种32×32位的乘法器设计方案.该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展......
本文基于并行乘法器中两种传统的部分积压缩树的电路架构的分析,运用分类压缩的观点,提出一种改进型低功耗压缩树的电路架构,给出......
为得到高性能的乘法器，本设计通过改进的Booth算法产生部分积，用一种Wallace树结构压缩部分积，并使用减少符号位填充和减少尾部0填充......
设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积，然后用优化的Wal—lace树阵列结构完成对部分积的累加得......
介绍了一种32位有符号／无符号乘法器．该乘法器采用改进的Booth编码减少了部分积个数，并通过符号扩展的优化，减少中间资源消耗，对部分积......
以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使......
论文分析了Montgomery算法，利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高，模幂运算时间短......
乘加操作是许多科学与工程应用中的基本操作，特别是在图形加速器和DsP等应用领域，浮点乘加器有着广泛的应用。论文针对PowerPC603e微......
提出了FFT处理器的蝶形单元和地址发生器优化方案。通过改进Wallace树型加法器阵列结构，提高了蝶形单元乘法器的工作频率。提出了地......
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器.该乘法器采用了改进的Booth算法,简化了部分积的符号扩展,采用Wallace......
采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.......
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的Booth编码,生......
为了减少乘法指令在保留站中的等待时间，设计了一款32位流水线型乘法器，该乘法器将应用于作者设计的一款超标量处理器中．该乘法器应用......
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介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小......
在基4的Booth算法得到部分积的基础上，采用了优化后的4：2压缩器的Wallace树对部分积求和，最后用CPA得到最终的和。优化下的并行乘法器......
编码复杂的waveUnion决定了时间数字转换器的“死时间”。如选择合适的发射器延时单元个数，改wave U-nion A的单次发射为连续发射就......
文章针对典型的32位浮点乘法器,对Booth算法产生的部分积重新分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器......
提出了一种新的基于Wallace树的分散式DCT／IDCT体系结构。它不依赖于ROM和乘法器，用面积开销低的加法器、移位器和4—2压缩器，实现了......
针对基于标准CMOS单元库的DSP系统专用MAC设计,本文提出了构建多模式算法最小并集的通用MAC平台思想以满足各种运算模式要求,并提......
理论上Wallace树结构加法器是乘法器中完成部分积求和的最快的多操作数加法器,但其互连复杂难于实现.针对32位树型乘法器,在分析阵......
提出一种基于Wallace树优化的HEVC/H.265分像素插值滤波算法的实现方案.模块采用按行流水插值架构,通过Wallace树压缩器对插值过程......
设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种......
随着信息技术的快速发展和VLSI技术的不断进步，数字信号处理技术得到了飞速发展。作为数字信号处理的基本方法之一，数字滤波拥有精度......
本文提出了一种针对32位浮点乘法运算的三级流水线wallace树压缩器。首先设计出4-2和3-2压缩器,然后由其构成wallace树结构的压缩......
介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 ......
本文介绍了一种32位定点运算部件的设计方案和实现结果。该定点运算部件包括加法器、移位器、乘法器、除法器等部件。加法器使用先......
