Booth算法相关论文
本文研究了用32×8乘法器完成32×32乘法和乘加指令的实现算法.32×32乘法由4次32×8乘法器完成.文中将32×8乘法器计算出的结果作......
本文介绍了一种16×16有符号和无符号乘法的设汁,采用了改进型的booth算法减少部分积的数目,综合采用CSA和4-2压缩器,改进了传统的......
随着微电子技术的不断发展,集成电路规模日益增大,在处理器芯片的面积逐渐缩小的情况下,对大量数据的处理更为频繁,因此对数字处理......
乘法器/乘累加器在数字系统中有着广泛的应用，是诸多数字系统数据通路中的重要算术运算部件，尤其在高性能微处理器、数字信号处理器......
介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语......
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用Wall......
提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,......
阐述了乘法器的基本原理即位移相加法和booth算法,通过FPGA技术实现这两种数字乘法器的设计,主要以4x4乘法器为例,通过FPGA芯片上......
设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵......
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波......
本文介绍了大数乘法器的一种高速实现算法，采用了Booth算法和Wallace Tree算法，通过减少部分积，并把大数加法拆分为32位的加法来实现......
以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的......
在Booth算法的基础上,结合微处理器中流水线的结构,提出了1种改进的Booth乘法器,以适合全定制版的设计,有效地减小版图的面积、简......
介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运......
讨论了32位浮点乘法器的设计，算法采取了二阶Booth算法；部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法；最后给......
文章介绍了一种32×32位的乘法器设计方案.该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展......
文章提出一种RISC MCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法.利用一种新的改进型三阶Booth算法,井采取Wa......
介绍了一种32位有符号／无符号乘法器．该乘法器采用改进的Booth编码减少了部分积个数，并通过符号扩展的优化，减少中间资源消耗，对部分积......
在已有的一般定点乘法运算算法的基础上提出了一个新算法，该算法通过相乘时只需对被乘数进行较少的几次移位相加即可得到结果，从而提......
在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计.通过增加一位符号位,本设计支......
提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目，提出了一种压缩器混用的Wallace树结构压缩阵列......
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器.该乘法器采用了改进的Booth算法,简化了部分积的符号扩展,采用Wallace......
采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.......
在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。......
基于提高速度和减少面积的理念，对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点，研究并设计了采用Radix2的Booth算法乘法器以......
介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬......
在分析改进Booth算法双字节(16 bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘......
研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0．13μm工艺实现的阶64，128和256的128bi......
本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计......
为了减少乘法指令在保留站中的等待时间，设计了一款32位流水线型乘法器，该乘法器将应用于作者设计的一款超标量处理器中．该乘法器应用......
本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行......
在FPU的设计中,乘法运算电路是设计高精度高速度的乘法电路的重要部分,对提高整个FPU的性能具有重要的意义.通过对浮点处理单元(FP......
在基4的Booth算法得到部分积的基础上，采用了优化后的4：2压缩器的Wallace树对部分积求和，最后用CPA得到最终的和。优化下的并行乘法器......
讨论分析了传统Booth算法及改进二阶Booth算法的特点，提出一种适合多阶算法的一般通式及部分积的实现方法，可根据乘数的位宽采用不同......
近似计算是利用多媒体处理、模式识别、机器学习和数据挖掘等应用中对误差的可容错性,设计高能效数字系统的一种新兴技术。通过放......
综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化.为解决这个问题,......
首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位......
为了提高计算机硬件的利用率，及改善计算性能，提出了一种32位可重构多功能乘法器的实现方法，并能完成8位有符号、无符号，16位有符号、......
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分乘积的符号扩展，采用Wallac......
描述了在8位微程序控制的模型计算机中，通过编程实现了Booth算法的运算过程。对Booth算法进行了分析，绘出了实现Booth算法的流程图，编......
在Booth算法的基础上,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程,提出了一种改进的Booth乘法器的设计方法,并采用全......
针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点......
为了实现RV32IM处理器中整数乘法的操作,对RISC-V指令集中整数乘法的"M"标准扩展进行实现.设计中对于乘法指令的实现,采用基4的Boo......
为了提高乘法器的综合性能，从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积，利用跳跃式Wallace树结构进行部......
本文总结了BOOTH算法中再编码的规律，给出了补码两位乘法算法的一个证明，推导出多位补码乘法中的编码公式，明显提高了补码乘法运算的......
设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优......
