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该文围绕10/100M以太网收发器的设计与验证,进行了深入系统的研究.首先分析了IEEE802.3和以太网物理层协议,提出了一种10/100M以太网收发器体系结构设计,在一块芯片上同时实现10BASE-T、100BASE-TX和100BASE-FX功能,降低芯片功耗和面积.分析了双绞线传输模型,比较了各种LMS算法的直流漂移特性,提出了一种基于符号-符号LMS算法的数模混合自适应均衡器体系结构,无须高速A/D转换器和数字乘法器,进一步降低芯片功耗和面积.结合自适应均衡器电路的设计,提出了一种改进Mueller Muller算法,实现100BASE-TX时钟恢复功能.具体CMOS电路设计中,设计可变增益跨阻放大器(VGTA)实现模拟乘法器;设计高速模拟采样保持电路实现信号的延时;设计电流加法、电流电压转换器实现模拟加法器;设计四输入比较器实现数据切片等.理论上分析给出了一种电荷泵锁相环噪声模型,指导锁相环系统参数的优化设计,降低相位噪声和时钟抖动.根据以太网收发器系统要求以及时钟恢复算法,提出了一种100M以太网频率合成器体系结构.具体CMOS电路设计中,在鉴频鉴相器中加入延迟单元,解决死区问题;通过电路设计,降低电荷泵电流脉冲延迟导致的不匹配;采用8级环行振荡器结构生成16相位时钟信号,用于接收时钟恢复;通过电路结构改进和版图,降低VCO的电源电压噪声和衬底噪声;采用高精度能隙电压源和宽幅度电流镜,为锁相环提供稳定的电压和电流.围绕10/100M以太网收发器的设计,该文进行了行为级、RTL级、电路级验证,并给出了后端设计:版图、设计规则检查、版图与原理图比较、版图参数提取和后仿真.在此基础上,采用标准0.35微米1P4M(一层多晶硅,四层金属)CMOS工艺进行了芯片验证.结果表明,该以太网收发器完全满足系统要求和IEEE802.3协议;数模混合自适应均衡器能够有效恢复双绞线的衰减;时钟恢复算法能够从接收数据中准确提取时钟;频率合成器能够满足系统时钟的要求.以太网收发器实际性能指标为:工作电压3.3伏,芯片面积3.23mm<2>,100BASE-TX时功耗357HW,误码率低于10<-12>,发送抖动0.9ns.自适应均衡器的实际性能指标为:芯片面积1.23 mm<2>,功耗84HW,双绞线有效恢复距离140m.频率合成器的实际性能指标为:芯片面积0.11mm<2>,输出抖动峰值-峰值82ps,功耗19.2HW.