MOSFET器件的尺寸缩小带来较明显的短沟道效应、泄漏电流增大、功耗增加等问题,限制了集成电路的发展。由于受热力学输运玻尔兹曼的限制,传统MOSFET器件在室温下无法达到低于60m V/dec的亚阈值摆幅。为了解决上述问题,研究者已经研制出众多新型的低功耗器件,比如负电容场效应晶体管（NCFET）和隧穿场效应晶体管（TFET）。其中,基于带间隧穿原理的隧穿场效应晶体管能够解决亚阈值摆幅问题,且TFET器件制备与现有CMOS工艺相兼容,可满足高集成度、低工作电压需求。传统TFET器件存在开态电流较小、双极效应显著等缺点,使其成为阻碍产业应用瓶颈。国内外众多研究者针对上述问题展开了深入研究,TFET已成为当前先进集成电路器件领域的研究热点。本文研究内容主要从优化TFET器件结构出发,对其器件优化和电学特性改善展开深入研究,主要内容包括:首先,提出了一种源区内嵌的多环栅隧穿场效应晶体管（Multi-Ring Tunnel Field Effect Transistor,MR-TFET）结构。在该器件中,将环形源极区域内嵌入沟道区中,使得纵向隧穿和横向隧穿同时发生,增大了器件的开态电流。且外环金属栅距漏端区域较远,有效地弱化了双极性效应。仿真结果表明,MR-TFET具有更高的开态电流,从1.75×10~5A增大到5.63×10~5A,电流开关比提高了3.1倍。其次,研究器件不同结构参数、掺杂方式及浓度对MR-TFET直交流特性的影响,并提出器件优化设计思路。TCAD仿真结果表明:1)沟道厚度从9nm减小到5nm,开态电流增大4.8倍;2)源极厚度减小到5nm时,开态电流可提升18.5%;3)减小栅氧化层厚度和采用Hf O2可以使亚阈值摆幅的值减小到37m V/dec;4)适当改变源、漏掺杂水平,且在两个区域的掺杂方式都是高斯掺杂时器件达到最优开关比,为9.02×10~6。最后,在器件直交流特性优化基础上,研究器件结构参数对逻辑单元电路（反相器）传输延迟、功耗的影响。采用Verilog-A描述语言建立MR-TFET器件等效模型,并基于此模型分析各参数对反相器传输延迟、消耗能量的调控作用。仿真结果表明:1)源区宽6nm,高30nm时,搭建的反相器在各个电压下均可获得最低的传输延迟,VDD=0.2V时,相比于其它两结构分别降低了38.1%和26.2%;2)栅漏underlap长度Lun=20nm时,反相器电路的传输延迟与基于Lun=0nm器件相比降低41.2%;3)沟道厚度Tch=5nm时,可实现最小传输延迟,相比于Tch=9nm降低33.1%。以上研究内容和结果可为TFET技术研究及产业化提供有效参考。