【摘 要】
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目前网络用户和设备的数量处于剧增的趋势,网络规模的增大带来很大的安全隐患,需要网络监视器系统来对网络进行监管,尤其在校园网拓扑中。然而目前基于数据包抓取和基于流量分析的网络监视技术都存在局限。结合研究现状和应用场景,本文自主设计一款基于FPGA的万兆网络监视器系统,旨在整体延时、监视全面性、硬件系统设计和资源占用率方面做出改进。系统架构以硬件系统板的FPGA为主ARM为辅,并结合PC和网页端。自主
【基金项目】
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华东师范大学“幸福之花”先导研究基金项目,项目名称为“Edge-Cloud范式驱动的高性能安全网关与智能安全引擎关键技术研究及应用”；
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目前网络用户和设备的数量处于剧增的趋势,网络规模的增大带来很大的安全隐患,需要网络监视器系统来对网络进行监管,尤其在校园网拓扑中。然而目前基于数据包抓取和基于流量分析的网络监视技术都存在局限。结合研究现状和应用场景,本文自主设计一款基于FPGA的万兆网络监视器系统,旨在整体延时、监视全面性、硬件系统设计和资源占用率方面做出改进。系统架构以硬件系统板的FPGA为主ARM为辅,并结合PC和网页端。自主设计的硬件系统板采用Xilinx的ZU7CG为核心处理器,板上主要外设包括9片DDR4@2400Mbps缓存颗粒、1个PCIe Gen3x8接口、1个40G光口、2个10G光口和2个1000/100/10M自适应网口。整板包含1485个元器件和4670个连接点,最高信号速率达10.3125Gbps。本文在PCB设计时充分考虑高速数字系统的SI、PI和EMC的设计,并结合理论分析和仿真,严格控制布局和走线,完成了14层的高速电路板设计。基于该硬件系统板进行逻辑与软件设计。FPGA中通过Verilog HDL编程硬件逻辑模块实现网络数据转发、协议卸载、流量统计和数据捕获的功能,ARM中通过C编程实现了流量与应用层协议分析的功能,另外设计了PC的PCIe驱动程序和网页端界面。综上,本文完成了系统架构设计、高速硬件电路设计、FPGA逻辑设计、ARM、PC、网页的软件设计和系统测试。本文设计的系统完成从底层协议到上层数据的整体监视,网络数据转发、捕获和流量统计时延均小于10us,能有效降低13%的资源占用率。该系统弥补网络监视设备的不足和国内研究的空缺,并适用多种应用场景,具有应用价值。
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