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随着移动通信网络逐渐步入5G网络时代,更高的带宽与数据传输速率要求芯片具有更宽的输入频率范围及更快的工作速度,作为芯片的时钟产生模块,传统锁相环（Phase Locked Loop,PLL）输入频率范围窄、环路带宽固定不变,难以满足各类通信协议的需求。智能设备种类的激增推动芯片应用领域多元化,需要设计性能更优的PLL以满足种类繁多的智能芯片对系统时钟提出的更高的需求。本文设计的自适应PLL可使环路产生与参考频率成比例的恒定环路动态,且几乎独立于分频值、输出频率、工艺、电压和温度（Process Voltage Temperature,PVT）。通过对PLL研究背景的介绍简述PLL的工作原理及分类,对传统PLL及电荷泵锁相环（Charge Pump PLL,CPPLL）进行层层分析,引出自适应PLL的研究意义,阐述自适应PLL的工作原理。根据自适应PLL的应用需求确定设计的自适应PLL的性能指标,并根据性能指标设计PLL的环路参数。本文重点设计了偏置产生电路、启动电路和超前置数型高速可编程分频器。对自适应PLL设计的创新性工作体现在:（1）对于超深亚微米如28nm工艺,工艺尺寸的减小使晶体管参数对工艺偏差和尺寸失配十分敏感,这将导致传统环形压控振荡器（Voltage-Controlled-Oscillator,VCO）相邻延迟单元放大倍数不同,无法顺利放大环路扰动并产生自激振荡。本文设计的为VCO提供合适偏置电压的偏置产生电路,通过在控制电压Vctrl下降到特定值时为环路引入起振所必须的扰动,提高VCO的起振可靠性。采用Monte-Carlo仿真对VCO进行了关于工艺参数的50次抽样统计,仿真结果说明VCO能够可靠地起振。（2）针对传统PLL在VCO起振时开启环路导致预启动时间较长的问题,设计了启动电路,通过预置控制电压Vctrl,使Vctrl能在可控的时间内被置为特定值,并对VCO起振后的输出信号进行计数,当计数满特定周期即确定VCO稳定起振时,向鉴频鉴相器（Phase Frequency Detector,PFD）输出指示信号,随后开启PLL环路。利用仿真验证启动电路的功能,结果表明启动电路能够缩短PLL预启动时间,从而缩短PLL的锁定时间。（3）针对传统分频器分频范围有限、分频值不可编程且分频速度较慢的不足,设计了超前置数型高速可编程分频器,通过快速预置各分频模块内部锁存器节点状态的方法进行置数,实现超高速分频,避免因输入时钟频率过高产生寄存器建立时间违规,且编程范围广,可编程实现2至2N分频值。仿真证明超前置数型高速可编程分频器的输入时钟频率可高达10GHz,分频值范围达到2至28。设计采用Global Foundry公司的28nm CMOS工艺,电源电压为1V,使用Spectre对电路进行仿真,仿真结果证明当输入频率范围在25400MHz内,自适应PLL的环路带宽随参考频率变化,环路动态保持恒定;VCO的输出频率范围为16GHz;超前置数型高速可编程分频器的分频值范围为228;自适应PLL的功耗小于20mW;锁定时间小于6μs。各项结果证明设计的自适应PLL能够满足设计指标。