本论文针对MOSFET逻辑集成电路技术和闪存技术发展所面临的问题和挑战，从器件单元结构出发，以提高器件性能和集成密度、降低电压和功耗、提高等比例缩小能力为目的，在器件结构及其制备方法方面提出创新性思路，针对不同应用要求，提出了相应的新型逻辑器件或新型闪存器件结构及其制备方法，完成了器件的实验研制，为逻辑技术和闪存技术的进一步发展提供了新的思路。 首次提出了非对称梯度掺杂漏(AGLDD)结构，模拟验证了该结构相比于常规LDD结构，可以提高开态驱动电流、减小泄漏电流、增大开关比、抑制短沟效应，并提高等比例缩小能力。提出并成功制备了最小沟道长度达到32nm的垂直沟道AGLDD双栅器件，其关态泄漏电流约37pA/μm、开关比达到2．0x10<'6>。相比于文献中已经发表的常规LDD结构的垂直双栅器件，实验制备出的AGLDD双栅结构能提供更小的泄漏电流、更大的开关比和更好的亚阈值特性。 为优化MOSFET多栅器件特性，提出了一种BOI Twin Nanowire围栅器件及其制备方法。模拟验证了该器件相对常规体硅Twin Nanowire围栅器件，可以消除寄生管、减小泄漏电流、提高开关比，并减小寄生栅电容、提高器件开关速度。在此基础上，进一步提出了BOI Twin Fin围栅器件及其制备方法。该器件同样可以消除寄生管、减小泄漏电流；相同版图下，增大有效沟道宽度、使得开态驱动电流提高两倍以上，显著提高器件开关速度，在高速逻辑应用中有显著优势。 针对NOR 浮栅闪存存在的问题，提出并实现了一种垂直沟道自对准分裂栅浮栅闪存器件(VSAS FG)。该结构可以提高注入效率、降低编程功耗；自对准形成分裂栅浮栅及其沟道，工艺实现简单，不需增加光刻；单元面积与浮栅、控制栅沟长无关，可缩小到4F2(平面常规浮栅闪存5～6F<'2>，平面分裂栅浮栅闪存8～10F<'2>)；适于低功耗高密度存储应用。实验制备出VSAS FG器件；测试结果表明，VSAS FG具有较快的编程速度(10μs可达3V阈值窗口)、较好的耐擦写能力和常温下大于10年的保持能力，验证了该器件的工作原理和可行性。 为了进一步提高分离陷阱闪存的存储密度，提出并实现了一种新型垂直沟道分离陷阱闪存器件(vDNROM)。该结构采用两层陷阱氮化硅存储电荷，在器件两端的两层氮化硅上分别存储电荷以实现每单元存储4位数据。其单元面积与沟长无关，有更强的等比例缩小能力，单元面积小(4F<'2>)、存储密度高(1F<'2>/bit)；可延缓等比例缩小对沟长的要求，抑制短沟效应和穿通效应。实验成功制备出VDNROM器件；测试结果表明，VDNROM每端的两位数据4个状态之间的阈值窗口都达到1V，具有常温下大于10年的保持能力和较好的耐擦写循环能力，很好地验证了该器件的工作原理和可行性。针对常规NROM闪存的注入效率差、编程功耗大和栅长等比例缩小能力的限制，提出了分裂槽栅分离陷阱闪存(SRC-NROM)。该结构可以提高注入效率、降低编程功耗；同样栅长下，可以增大器件有效沟道长度，抑制源漏穿通效应和两位存储数据的串扰；提高栅长的等比例缩小能力，实现更高存储密度。提出了一种与常规平面NROM兼容的工艺制备方法；提出利用不同腐蚀液对PSG和SiO<,2>不同选择腐蚀性的工艺技术，并在单项实验中自对准实现了分裂槽栅结构。