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随着现代通信系统、密码系统、图像处理系统、网络处理器系统等复杂度日益增加,并行处理技术结合Very Large Scale Integration (VLSI)技术已成为各领域共同的发展方向。基于VLSI技术的专用Digital Signal Processing (DSP)芯片在完成复杂的信源编码、信道译码、解调、信号变换等高速信号处理中具有不可替代的地位,而处理速度和功耗的矛盾是VLSI设计中面临的重大问题,并行处理技术是有效的解决方式之一。而并行处理的研究方向中,余数系统Residue Number System (RNS)所代表的并行数值表征系统具有算法前端的适应性,进而成为并行处理技术的重要研究方向之一。应用RNS后将大大改善传统并行处理器中的单个处理单元的性能。与传统二进制数值表征系统相比,RNS在算法级的并行性同时也使得其基本运算,如模加法／模乘法,大小比较、符号检测、余数基构建等成为了其实际应用中的关键问题。余数系统余数基组间相互独立的特性,使得余数系统在差错控制方面必然将各个领域产生较大影响,进而推进余数系统的在并行处理技术中的应用。近年来出现的阵列软件无线电技术在多模式通信及高速信号处理中具有重要作用,同时随着集成电路制造工艺进入深亚微米阶段,芯片内噪声所带来的片上误码己成为不可忽略的问题。在信息处理速度以及功耗等控制的研究方向之外,信息的可靠传输、存储也是余数系统的重要研究方向之一。本文围绕基于RRNS的检错和纠错能力等问题,提出一种类比于信道编码中线性系统分组码的信道编码、信道译码设计方法的纠错算法结构。定义了通过基于中国剩余定理Chinese Reminder Theory (CRT)的基扩展Base Extension (BEX)计算方法得到的扩展余数xk+s,s=1,2,…,r完成信道编码的功能,并通过定义特殊校验矩阵HRRNS以完成校正子向量的计算。并通过类比线性分组码中标准阵以及校正子译码的概念,定义了基于RRNS码的检错/纠错结构。在上述RRNS码差错控制结构下,本文对前述RRNS信道编码设计进行改进,进而使得新提出的纠错算法具有良好的"time x area"性能。本文将对比国外主要的三类基于Redundant Residue Number System (RRNS)的单错误纠错算法：1.基于Mixed Radix Conversion (MRC)的基扩展计算方法以及校正子计算,通过一致性方程求解对单个错误进行定位及纠错；2.同本文提出算法中伪校正子计算部分相同,并利用伪校正子中“量值”与单个余数错误的对应关系完成对单个错误的定位及纠错；3.运用MRC方法结合数值缩放技术建立缩放值与错误向量的映射,进而完成单个错误的定位及纠错。本文在提出纠错算法的基本理论基础以及实现结构的同时给出对应的完整的验证(功能仿真、门级仿真、Field Programmable Gate array (FPGA)加速验证)以及Application Specific integrated Circuit (ASIC)设计流程。本文将从延时、资源消耗方面对比本文提出算法以及上述国外主要的三类算法,进而说明本文提出的算法更加适用于VLSI的实现,在本文的综合结果对比分析中将对本文算法的自动化设计、验证、综合平台进行实现,并采用该自动化平台,对动态范围为64位、128位的模数组的RRNS进行对比评估。