近年来随着大规模集成电路和5G通信技术的快速发展,对片上系统（System on Chip,So C）的性能要求也越来越高,但片上多核系统存在着很多自身的问题和技术发展的瓶颈,通过集成电路（Integrated Circuit,IC）设计和工艺来弥补相关的瓶颈也越来越难,所以从新的架构来设计是一个好的选择。片上网络（Network on Chip,NoC）在超大规模、高密度集成电路中相对于传统So C的结构有不可替代的优势,虽然关于NoC的研究近年来越来越多,但芯片设计等高技术领域一直被国外垄断封锁,国内对高速、高带宽、低延时NoC系统的研究也较少,更没有成功的应用实例。故本文针对高速、高带宽、低延时系统而专门设计一种通用化NoC高速通信架构。本文首先研究NoC的基础架构,在此基础上设计出通用的NoC高速通信架构,使用Verilog HDL语言设计,将框图和波形设计法与Top-Down和Bottom-Up设计方法科学的融入到一起,实现对大型NoC高速通信系统的模块化集成设计。NoC高速通信架构主要包括两大部分,一个是高速路由器部分,另一个是缓存控制器部分。高速路由器决定着NoC系统是否能够拥有较高的带宽、超低的延时,通过对基本路由器微架构的深入研究,在此基础上通过对路由器的结构优化,改变内部总线通信方式,提高时钟频率,增加数据位宽,选择合适的路由算法,简化缓存方式和仲裁机制最终设计出具有高带宽、低延时的路由器。在高速传输系统中都需要大容量的存储器来缓存突发的数据,芯片内部的存储器容量有限,往往不能够满足设计要求,必须使用大容量的外部存储器。所以本文所设计的NoC高速通信也需要大容量的外部存储器,所以要设计专用的缓存控制器,并将该控制器映射为NoC的一个资源节点。本文设计的NoC高速通信架构充分利用了NoC技术的优点,拓展了NoC系统的通信带宽和速率,该架构可以用于多路ADC交织采样的高速数据采集系统,也适用于多路视频流采集传输系统。最后通过Vivado综合工具和Model Sim仿真工具对NoC高速通信架构整体以及设计的各子模块进行详细的验证和性能分析,验证工作可以用于高速数据采集系统的相关设计。