近些年来,芯片领域迅速发展,人们对芯片功能种类的需求不断提升。芯片验证工作者在工作量和难度方面也迎来了不小的挑战。验证工作几乎贯穿芯片研发的全部流程,需要与设计、后端等相互配合。使用System Verilog语言的通用验证方法学UVM,凭借其继承、多态等优秀特性,能够搭建可重用、移植的验证平台,因此使用UVM搭建验证平台已经成为IC行业的主流趋势。与此同时,当今时代信息安全愈发重要,使用算法对信息进行加解密成为了十分常见的手段,而在各类算法中,高级加密标准AES是最常用的算法之一。由此,算法类的IP核被越来越多地集成在SOC芯片上,对此类IP的验证很有必要。本文将全志科技有限公司研发的AES算法IP核CE(Cryption Engine)作为对象,设计验证平台并完成验证工作。本文的前期工作包括:(1)对UVM通用验证方法学和AES算法的发展与研究现状进行讨论,分析了本课题的研究意义。(2)对UVM理论进行学习,包括了组件、机制、TLM通信及寄存器模型等。(3)研究了AES算法,包括ECB、CBC、XTS三种模式。(4)针对IP核CE,学习了其工作原理和功能、RAES算法通道的功能、AHB总线协议和MBUS总线协议、仿真工具如Verdi、DVE、Moba Xterm等的使用。以上工作为验证平台的设计奠定了理论基础。在本课题的实现过程中,首先根据CE核的SPEC分解验证测试点,然后使用System Verilog和UVM设计搭建验证平台,实现了一款可重用性好、高效率的验证平台。对该验证平台进行调试,并完成多轮功能仿真,同时调整、优化验证平台和测试用例。在仿真的过程中,遇到了同类型的操作抢占总线资源,导致寄存器读写不正确的问题,采用了旗语解决该问题。针对仿真挂死的现象,找出了原因并加以规避。采用覆盖率驱动的验证思想,根据覆盖率数据补充完善测试场景。使用DVE查看覆盖率,结合仿真生成的log文件,检查DUT的行为是否正确。最终结果表明,功能覆盖率达到100%,代码覆盖率达到90%以上,本IP核的验证符合预期目标。本文的主要创新性工作是:搭建了新颖的验证平台,设计了相应的组件比较器,在计分板中调用该比较器,从而实现更为准确高效的比对流程,提高了验证人员定位问题的效率,改善了传统验证平台计分板比对数据低效、不严谨的缺陷。本课题的经验可用于其他算法类IP核的验证工作,具有较强的借鉴作用,能够缩短验证周期,节约验证成本,提高整个SOC的验证效率。