为了解决集成电路工艺进入微纳米时代给超级计算机芯片设计研发带来的超大功耗问题,本文致力于研发针对内容可存取存储器(Content Addressable Memory,CAM)的新型匹配结构。内容可存取存储器在高性能芯片中扮演着重要的角色,比如微处理器中的全相联TLB(Translation Look-aside Buffer)、高速缓存中的标识(Tag)比较器,且由于其并行比较带来很大的功耗不可忽视,在微纳米时代,除了提高CAM的查找速度之外,设计具有更高稳定性以及更低功耗的CAM已经成为热点。本文研究的目的是在混合匹配线结构(HYBRID type Match-Line)的基础上设计一款高能效的CAM,高能效是一种同时考虑电路延迟和功耗因素的衡量标准。本文通过对近年来几种混合匹配线结构的仿真对比分析,优化并设计出了一种具有高能效的混合匹配线结构CAM,设计着重对逻辑控制结构和或非匹配线结构进行了改进和优化,对于与非匹配线结构做了较小的优化。本设计中或非匹配线结构采用了和普通混合匹配线结构截然不同的下匹配线(shadow-match-line,SML)匹配模式,并在逻辑控制下匹配线控制结构(电荷共享技术)的控制下保证逻辑正常,下匹配线结构能够有效的降低或非匹配线上的电压摆幅。逻辑控制结构的另一部分由一个传输晶体管和一个缓冲器组成,缓冲器使下匹配线达不到全摆幅的电压在与匹配线ML相连时能达到全摆幅;ML(Match-Line)通过单个传输晶体管放电是已知的最快放电路径;同时通过减少与非匹配线结构级数来加快传输管的导通速度,这三种优化能够有效的减少匹配线的匹配延迟。最后,本文对该结构的关键组成部分进行了基础理论分析,得到最适合本设计的相关参数。基于集成电路28nm工艺,电源电压0.8V,频率2GHz的仿真环境,本文提出的混合匹配线结构CAM最低功耗达到19.5uW,最小延迟63.3ps,得到的能效PDP为1.234E-15J。和已知的混合匹配线结构相比,本结构延迟优化了32.9%,功耗优化了17.7%,能效优化了56.8%,达到了高能效的设计目标。同时此设计能够有效的解决混合匹配线结构中普遍存在的匹配线电平抖动问题,增加了电路的稳定性。