随着工艺技术水平的不断提升,单个芯片上集成的器件单元数量急剧增加,芯片面积不断增大。单元间连线的增长既影响工作速度又占用大量面积,严重影响集成电路集成度和速度的进一步提高。于是,三维(Three Dimensional,3D)集成技术应运而生。三维集成电路通过硅通孔实现垂直方向上的互连,能够有效地减少芯片面积、提高封装密度、改善芯片的工作速度、降低芯片功耗和延时。但随着芯片复杂度的增加,制造成本、测试问题、故障概率、热量引起的可靠性等一系列问题变得异常突出。在这众多问题中,如何缩短3D芯片的测试时间以降低成本,重要性日益凸显,已经成为了研究的热点。本文主要的目的是通过对3D芯片扫描链的优化设计来降低测试时间。主要贡献和创新点如下:1.对故障覆盖率影响下的单次“绑定中测试”并行测试技术进行研究。为减少3D芯片“绑定中测试”的测试时间,降低测试成本,本文以裸片叠裸片(Die-to-Die)的堆叠方式为例,以“绑定中测试”阶段的3D半成品芯片为被测对象。在TAM宽度的限制下,考虑各个芯核故障覆盖率的不同要求,研究故障覆盖率对多扫描链均衡设计的影响,进而提出了基于贪心策略的“绑定中测试”并行测试区间优化算法,综合考虑故障覆盖率和扫描链长度这两个因素,缩短单次“绑定中测试”的测试时间,降低测试成本。在ITC′02 So C基准电路上的实验结果表明,本章方法比只单纯考虑均衡扫描链长度的方法最高降低了29.76%的测试时间。2.提出了基于芯核分层布图的3D芯片扫描链协同优化设计。利用基于芯核分层布图的改进模拟退火算法实现对3D芯片中芯核的布图设计,使得每一层电路中的芯核密度尽可能的均匀。在对3D芯片中的芯核进行合理化布图设计的基础上,利用扫描链分配算法实现“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化3D芯片的总测试时间,降低电路的硬件开销。在ITC′02 So C基准电路上的实验结果表明,本章方法在TSV数量的约束下,测试时间和电路的硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。