VLSI电路相关论文
高层次综合(HLS)技术的核心是数据通路的调度和分配问题,而操作调度是HLS中最重要的任务,它决定了数字系统处理速度与硬件费用之间......
随着半导体工艺尺寸的不断缩小和芯片集成度的提高,VLSI电路的测试面临着许多严峻的挑战,其中,测试功耗已经成为VLSI电路生产测试......
在VLSI电路的EDA和CAD工程中，需要有效的电路形式化表征及高效的数据结构在计算机内描述电路的拓扑结构。本文研究了VLSI电路在......
该文根据数字信号处理技术在通讯、雷达、语音、图象等各种应用部门的基本要求，归结出为设计专用数字信号处理机所需的几组基本运算......
边界扫描技术是一种新型的VLSI电路测试及可测性设计方法.但是在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器......
由于门阵列ＶＬＳＩ半定制的性质，使其电路设计在许多方面都有着与众不同的特点。本文就门阵列电路中门的扇入与扇出、缓冲单元的设计、门电......
本文介绍一种双线异或电路的构成单元，它能方便地向横向与纵向扩展，从而有利于ＶＬＳＩ电路的设计．文中给出了采用该单元构成的具有自校验特性......
给出了CMOS倒相链多目标优化设计的数学模型以及目标函数的建立过程,得到了含成品率极大的多目标优化设计的统计性方法.该异步统计......
本文提出了一个有效的多块划分的最小割算法，新算法在基于文献[2,4,5,6]的线网割（net cut model)模型和改进和增益费用函数的基础上，......
容错技术对于提高VLSI电路的可靠性和成品率十分重要.为实现容错,系统必须提供冗余.本文利用模拟退火、禁忌搜索等现代优化算法求......
测试访问门和边界扫描结构－ＩＥＥＥ１１４９．１标准，定义了置入ＩＣ内部的标准测试逻辑结构，以支持ＩＣ内部的逻辑测试；ＩＣ间相互连接的测试；ＩＣ正常运行时的取样测试。文......
第十二届IEEE国际专用集成电路会议（ASICON2015）将于2017年10月25日-28日在中国贵阳举行。这次会议旨在为VLSI电路设计者、ASIC用户......
面对VLSI设计规模日益增大的挑战，除了电路并行以外，其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题，然而，已有的电路......
为了简化硬件实现的复杂度和降低存储量,提出一种采用码率预分配的JPEG2000码率控制算法,并给出相应的VLSI结构设计.原始图像经过......
JTAG定义的边界扫描机制是一种新型的VLSI电路测试及可测试性设计方法, JTAG 规范广泛用于芯片内部数据寄存器的配置,可编程芯片的......
第十三届IEEE国际专用集成电路会议(ASICON 2019)将于2019年10月29日—11月1日在重庆希尔顿大酒店举行。这次会议旨在为VLSI电路设......
本文用特征法分析计算高速VLSI电路中传输线的瞬态响应相对于传输线参数和终端负载参数的灵敏度,从而为VLSI电路信号连接线的优化......
复杂时序电路的测试生成被公认为ＶＬＳＩ电路测试的难题之一。本文在分析已发表文献对此问题研究情况的基础上，提出一种实用的、可靠的测试......
为加快传统的大整数除法的运算速度,提出了一种适合硬件实现的低功耗大整数除法快速算法,在此基础上设计了一个低功耗大整数除法器......
本文概述了近十年来VLSI电路的短路和开路缺陷及其故障建模的研究进展.本文将VLSI电路短路缺陷分为逻辑门内部的短路和逻辑门之间......
随着雷达通信、导航等各种电磁辐射源的功率不断加大和频谱增宽以及系统自身电磁辐射与静电等问题，使得许多类型的控制系统在有限的......
集成电路特征尺寸的急剧缩小、工作频率的不断提高已使互连寄生效应成为影响VLSI电路性能的主要因素[1]。在GHz以上纳米级数字与数......
