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为了对动态可重构高速串行总线UM—BUS进行差错控制，提出了一种用于新型总线数据校验的四通道并行CRC算法。根据UM-BUS的多通道并发通信方式和通道动态组织特点，采用四体FIFO进行数据缓冲存储，并设计了满足总线特点的四通道并行CRC编解码器。在此基础上，给出了它的FPGA实现方案和仿真结果。该并行CRC编解码器，可实时计算总线通信数据的CRC校验码，已成功的应用于动态可重构高速串行总线系统中，实现对突发错误的实时检测，通信速率达到100Mbps／通道。