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文章设计了一种用于高速流水线ADC的时钟管理器，该电路以延迟锁相环（DLL）电路为核心，由偏置电路、时钟输入电路、50％占空比稳定电路和无交叠时钟电路构成。该电路用0．35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知，时钟管理器可以实现70MHz～300MHz有效输出。在250MHz典型频率下测得峰值抖动为16ps，占空比为50％，功耗为47mW。仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点，适用于高速流水线ADC。