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摘要：随着现在信息化程度不断加深，数字信号的传输速度加快，信号的工作频率也在不断提高，信号完整性问题日益突出。本文针对高速PCB设计中容易出现的反射问题，对反射产生的现象和原理进行相关分析，并讨论几种减弱反射的阻抗匹配和端接方案，分析每个方法的电路组成和使用优点和缺点。
关键词：信号完整性；高速信号；反射；端接
中图分类号：TN79 文献标识码：A 文章编号：1007-9599 （2012） 23-0000-02
在电子行业迅速发展的今天，高速化和集成化已经涉及到了生活的各个方面。随着信号频率的提高，电路板的集成度增加，PCB层数的增加，导致各种信号完整性问题。在数字电路中，反射引起的信号过冲和下冲，主要容易导致电路噪声容限降低和输入输出延迟等问题，严重时更是会击穿元器件。
1 反射的形成和机理
在信号传输过程中，路径上的每一步都有相应的瞬态阻抗，如果信号沿互联线传播时受到的瞬态阻抗发生变化，一部分信号将会被反射，另一部分发生失真并继续传播下去。主要引起的原因就是阻抗不匹配，阻抗失配越严重，反射影响就越大。在这里，定义反射系数为ρ，表示信号反射的大小。
计算公式为： 。式中： 是反射电压； 是入射电压； 是传输线瞬态阻抗； 是反射处瞬态阻抗。
做设计时，当信号源内阻小于传输线阻抗时，源端出现负反射，引起常说的振铃现象，也叫做过衰减。
当信号源内阻大于传输线阻抗时，源端发生正反射，信号会有攀升现象，也叫欠衰减。
在高速PCB设计时，当出现反射引起的信号完整性问题，如何根据问题波形处理阻抗匹配是关键。
2 阻抗匹配与端接方案
对于阻抗不匹配引起的信号反射，目标是根据传输线的特性阻抗的值，在源端或者终端进行阻抗匹配，使电路满足源反射系数或者负载反射系数为0.
常用的有两种方法：
（1）使负载阻抗与传输线阻抗匹配，即并行端接；
（2）使源阻抗与传输线阻抗匹配，即串行端接。
只要负载端或源端有一个达到反射匹配，反射将被消除。
并行端接是指在靠近负载端的位置加上拉或则下拉阻抗来实现终端阻抗匹配。常见的方法有：直接并行端接，戴维宁并行端接，并行AC端接，二极管并行端接等。这里主要对戴维宁并行端接和二极管并行端接进行分析。
戴维宁并行端接：此种方法是在源端加入上拉电阻R1和下拉电阻R2，通过两个电阻分压达到阻抗匹配。
因为必须满足阻抗匹配 （1）
由戴维宁分压 （2）
数字电路中， 的大小必须同时确保驱动器的输出高电平和低电平，综合上述可以得到
，
原理如下：
优缺点分析：在加入上拉电源后，源端器件驱动能力的要求有所降低，但是VCC 和地之间存在有电阻R1 和R2， 当系统工作时，两个电阻吸收电流，因此直流功耗较大。
二极管并行端接：此方法通过在终端加入两个二极管，因为二极管具有正向低电压，反向截止的特性，可以对反射起到抑制作用。
我们建立仿真如下：
仿真结果如下：
优缺点分析：从结果可以看出，在选用1Ghz的正弦信号时，二极管抑制反射效果并不是很好。这是由于二极管自身的开关速度决定的。所以这种方法对于较高速的系统不适用。利用二极管端接方便省时。尤其在检测到振铃问题，通过加入二极管可以直接消除。优点是使用二极管方便，容易实现，解决振铃问题时效果较好。
串行端接是指在靠近源端的位置加入一个电阻Rs，使信号源阻抗与传输线阻抗匹配。电阻值的确定方法是：串行电阻阻值加上驱动源的内部阻抗略大于或等于传输线阻抗，传输时呈轻微过阻尼状态。这里用正弦信号为例进行仿真，原理图如下：
探头1左边是源端内部，内阻为25欧姆。R2是加入的端接电阻，为25欧姆，两者的和为50欧姆，与传输线匹配。探头3处为终端，传输线延迟为1纳秒。
仿真结果如下：
优缺点分析：串行端接没有外加电源，功率消耗小。缺点是：由于加入了源端电阻，在两倍传输时间内信号会出现半波幅度的信号。分析仿真图可以看出，在2ns的时间内，源端出现了正好是半个正弦信号，2ns后两端的信号才开始重合。当信号输入不止一个时，在这段时间内可能会出现不正确的逻辑态。所以串行端接不适合用于高速信号通路。
可以看出戴维宁端接在高速信号时抑制反射效果较好，但有额外的功率消耗。二极管端接和串行端接不适用高速信号。
3 总结
反射是在高速PCB设计中常见的信号完整性问题，通过并行或串行端接都可以产生很好的抑制效果。如何根据电路选择合适的阻抗匹配技术是数字系统维持稳定的关键，错误的阻抗匹配会出现振铃或者阶梯现象。在实际的设计中，一定要正确选择端接方案。
参考文献
[1]谢金明.高速数字电路设计与噪声控制技术[M].北京：电子工业出版社，2003
[2]Altera Corpoattion. High-Speed Board Layout Guidelines[EB/OL].2001.11
[3]沈军.基于仿真与验证的高速PCB性能研究[D].河南郑州：解放军信息工程大学，2007
[作者简介]杨帆，男，湖南益阳人，硕士研究生，电子与通信工程专业；王玲，教授，电路与系统、物理电子学硕士生导师，湖南师范大学物理与信息科学学院信息系主任。
关键词：信号完整性；高速信号；反射；端接
中图分类号：TN79 文献标识码：A 文章编号：1007-9599 （2012） 23-0000-02
在电子行业迅速发展的今天，高速化和集成化已经涉及到了生活的各个方面。随着信号频率的提高，电路板的集成度增加，PCB层数的增加，导致各种信号完整性问题。在数字电路中，反射引起的信号过冲和下冲，主要容易导致电路噪声容限降低和输入输出延迟等问题，严重时更是会击穿元器件。
1 反射的形成和机理
在信号传输过程中，路径上的每一步都有相应的瞬态阻抗，如果信号沿互联线传播时受到的瞬态阻抗发生变化，一部分信号将会被反射，另一部分发生失真并继续传播下去。主要引起的原因就是阻抗不匹配，阻抗失配越严重，反射影响就越大。在这里，定义反射系数为ρ，表示信号反射的大小。
计算公式为： 。式中： 是反射电压； 是入射电压； 是传输线瞬态阻抗； 是反射处瞬态阻抗。
做设计时，当信号源内阻小于传输线阻抗时，源端出现负反射，引起常说的振铃现象，也叫做过衰减。
当信号源内阻大于传输线阻抗时，源端发生正反射，信号会有攀升现象，也叫欠衰减。
在高速PCB设计时，当出现反射引起的信号完整性问题，如何根据问题波形处理阻抗匹配是关键。
2 阻抗匹配与端接方案
对于阻抗不匹配引起的信号反射，目标是根据传输线的特性阻抗的值，在源端或者终端进行阻抗匹配，使电路满足源反射系数或者负载反射系数为0.
常用的有两种方法：
（1）使负载阻抗与传输线阻抗匹配，即并行端接；
（2）使源阻抗与传输线阻抗匹配，即串行端接。
只要负载端或源端有一个达到反射匹配，反射将被消除。
并行端接是指在靠近负载端的位置加上拉或则下拉阻抗来实现终端阻抗匹配。常见的方法有：直接并行端接，戴维宁并行端接，并行AC端接，二极管并行端接等。这里主要对戴维宁并行端接和二极管并行端接进行分析。
戴维宁并行端接：此种方法是在源端加入上拉电阻R1和下拉电阻R2，通过两个电阻分压达到阻抗匹配。
因为必须满足阻抗匹配 （1）
由戴维宁分压 （2）
数字电路中， 的大小必须同时确保驱动器的输出高电平和低电平，综合上述可以得到
，
原理如下：
优缺点分析：在加入上拉电源后，源端器件驱动能力的要求有所降低，但是VCC 和地之间存在有电阻R1 和R2， 当系统工作时，两个电阻吸收电流，因此直流功耗较大。
二极管并行端接：此方法通过在终端加入两个二极管，因为二极管具有正向低电压，反向截止的特性，可以对反射起到抑制作用。
我们建立仿真如下：
仿真结果如下：
优缺点分析：从结果可以看出，在选用1Ghz的正弦信号时，二极管抑制反射效果并不是很好。这是由于二极管自身的开关速度决定的。所以这种方法对于较高速的系统不适用。利用二极管端接方便省时。尤其在检测到振铃问题，通过加入二极管可以直接消除。优点是使用二极管方便，容易实现，解决振铃问题时效果较好。
串行端接是指在靠近源端的位置加入一个电阻Rs，使信号源阻抗与传输线阻抗匹配。电阻值的确定方法是：串行电阻阻值加上驱动源的内部阻抗略大于或等于传输线阻抗，传输时呈轻微过阻尼状态。这里用正弦信号为例进行仿真，原理图如下：
探头1左边是源端内部，内阻为25欧姆。R2是加入的端接电阻，为25欧姆，两者的和为50欧姆，与传输线匹配。探头3处为终端，传输线延迟为1纳秒。
仿真结果如下：
优缺点分析：串行端接没有外加电源，功率消耗小。缺点是：由于加入了源端电阻，在两倍传输时间内信号会出现半波幅度的信号。分析仿真图可以看出，在2ns的时间内，源端出现了正好是半个正弦信号，2ns后两端的信号才开始重合。当信号输入不止一个时，在这段时间内可能会出现不正确的逻辑态。所以串行端接不适合用于高速信号通路。
可以看出戴维宁端接在高速信号时抑制反射效果较好，但有额外的功率消耗。二极管端接和串行端接不适用高速信号。
3 总结
反射是在高速PCB设计中常见的信号完整性问题，通过并行或串行端接都可以产生很好的抑制效果。如何根据电路选择合适的阻抗匹配技术是数字系统维持稳定的关键，错误的阻抗匹配会出现振铃或者阶梯现象。在实际的设计中，一定要正确选择端接方案。
参考文献
[1]谢金明.高速数字电路设计与噪声控制技术[M].北京：电子工业出版社，2003
[2]Altera Corpoattion. High-Speed Board Layout Guidelines[EB/OL].2001.11
[3]沈军.基于仿真与验证的高速PCB性能研究[D].河南郑州：解放军信息工程大学，2007
[作者简介]杨帆，男，湖南益阳人，硕士研究生，电子与通信工程专业；王玲，教授，电路与系统、物理电子学硕士生导师，湖南师范大学物理与信息科学学院信息系主任。