【摘 要】
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针对译码器对于多种码率的支持不够灵活和译码器存储资源较多而导致实现复杂度较大、面积及功耗较大的问题,提出了一种低存储量兼容多码率的QC-LDPC码分层译码器结构。它采用
【机 构】
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华侨大学厦门市移动多媒体重点实验室
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针对译码器对于多种码率的支持不够灵活和译码器存储资源较多而导致实现复杂度较大、面积及功耗较大的问题,提出了一种低存储量兼容多码率的QC-LDPC码分层译码器结构。它采用一种新的译码算法和存储器压缩技术减少存储器的使用,采用备份存储器的方法,仅用很少的存储器代价,解决了LDPC码存在的存储器读写冲突。与传统部分并行译码器相比,改进的译码器存储资源相对于传统译码器节约了20%,采用硬件资源复用,译码器能够兼容三种码率。用modelsim对编码器和译码器的功能进行验证,并在altera公司Stratix IV系列的EP4SGX530芯片上综合测试。结果表明,当译码器工作频率为204 MHz、迭代次数为10的情况下,译码器吞吐量可达321.4 Mb/s。
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