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以一款数字钟设计为例,较详细的介绍了如何用VHDL语言设计数字电路,并给出了部分程序、仿真波形图,并在MAX+plusII中进行编译、仿真、下载。由此说明利用VHDL开发数字电路的优点。
用VHDL实现数字时钟的设计
【摘 要】
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以一款数字钟设计为例,较详细的介绍了如何用VHDL语言设计数字电路,并给出了部分程序、仿真波形图,并在MAX+plusII中进行编译、仿真、下载。由此说明利用VHDL开发数字电路的
【机 构】
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十堰职业技术学院电子工程系
【出 处】
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山西电子技术
【发表日期】
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2008年01期
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