随着信息社会的高速发展,人们对语音编解码器性能的要求越来越高。G.729语音编解码算法以低延时、低码率、高合成语音质量的性能优势成为了现今中、低速率语音编解码的主流解决方案。但是由于该算法复杂度高,数据存储量大,基于传统DSP的解码器硬件实现始终存在着性能上的瓶颈。因此,本论文基于FPGA完成G.729语音解码器的硬件实现与验证。本文首先详细阐述了G.729语音解码算法的基本原理,并在Visual Studio平台上验证了G.729算法功能的正确性。在此基础上,使用高层次综合(HLS)设计方法完成了G.729解码器IP核的设计。根据设计流程,在Vivado HLS平台上对C代码进行了修改调整、仿真验证、综合实现、联合仿真以及IP封装。结果显示解码器处理一帧数据的平均延时仅有0.4ms,性能明显优于DSP实现。为了后续对G.729解码器IP核进行FPGA仿真验证,搭建IP核外围测试电路,构成了G.729语音解码器IP核验证系统。鉴于高层次综合设计方法下系统性能优化方案有限,本文继续使用硬件描述语言(HDL)设计方法完成了G.729语音解码算法中线性预测滤波器参量解码系统、语音重构以及后处理部分滤波器的硬件实现。线性预测滤波器参量解码系统采用自顶向下的设计方法,根据功能划分为lsp顶层模块,cb_cearch、lsp_expand、lsp_prev_compose、lsf2lsp四个子模块。为提升系统性能,从多方面对该系统的各模块进行了优化设计。结果显示该系统的资源占用以及平均延时都是在高层次综合设计的一半以下,性能有明显地提升。使用Vivado Simulator对各模块和系统进行了功能仿真验证,并在Xilinx KC705 FPGA开发板上对G.729解码器IP核验证系统和线性预测滤波器参量解码系统进行了硬件验证,结果表明了算法硬件实现功能的正确性。