忆阻器是一类可编程且阻值非易失的无源器件,是一种能用于同时实现存储和计算功能的新颖电路元件。将忆阻器和CMOS晶体管集成到同一块芯片上,可构建忆阻器神经网络电路。忆阻器神经网络电路可以通过调节网络中忆阻器的阻值实现神经网络的一定功能,这种对网络元件值的调节称为“训练”。文献中提出的主要是片外训练和片上训练两种方法。片上训练的优势是能根据应用需要随时调节忆阻器神经网络的功能,带来更高程度的应用灵活性和便利性。本文针对文献中提出的各种片上训练方法存在的局限性(如以数字电路为主的设计带来的电路代价和面积、功耗的增加),提出了一种改进的忆阻器神经网络电路实现方法,并通过行为级仿真进行了验证。主要创新点包括:1)通过增加额外的忆阻器阵列来完成对反传梯度的计算与存储;2)通过全局电流偏置的方法实现负权重值并减少了一半的忆阻器数量;3)用电流反馈方法实现对忆阻器阵列的编程;4)通过特殊的时序控制设计实现对忆阻器阵列的分层独立训练和层内逐列训练,提升了训练的并行度。针对上述改进的电路设计方案,本文用集成电路领域流行的模拟与混合信号硬件描述语言Verilog-AMS对所构造的电路进行了行为级仿真,验证了本文提出电路的功能和控制时序的正确性。由于AMS语言能对含模拟电路模块和数字电路模块的混合信号电路进行时序、逻辑和连续信号仿真,仿真结果更接近电路实际,但仿真代价(CPU时间、存储)也较高。因此本文只能对小规模模式识别问题对所构造的忆阻器神经网络电路进行了行为级仿真验证。实验结果证明:逻辑控制电路在仿真中占据大部分时间,而忆阻器阵列的仿真时间占比较少。行为仿真基本上能验证忆阻器神经网络的功能正确性,包括训练电路的功能正确性和前向计算电路的功能正确性。本文研究也为忆阻器神经网络电路的电路级行为仿真研究指出了需要进一步研究的问题。