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由于延迟锁相环（DLL）时钟定位准、锁定时间短、稳定性强,目前多用于高速存储器接口的时钟同步网络,尤其是需要产生多相时钟的电路中。相比于锁相环PLL,DLL更加稳定,因为它只是将输入时钟延时,避免了抖动的积累,从而消除了由积分在原点处产生的极点,同时也有利于减小输出时钟的抖动,因而也更适用于不需要时钟倍频的网络。由于内存技术的不断发展,内存速度不断提高,时钟的偏差和抖动对存储控制器有更大的影响,所以DLL的精确度和稳定性对DDR3 SDRAM接口电路产生更大的影响。由于时钟发生器受到辐射效应的影响后,很小的频率波动或者相位偏差都将导致系统的整体性能受到影响,因此针对时钟发生器的辐射加固设计被更多人所关注。本文通过研究DDR3 SDRAM的接口电路和时序分析,在延迟锁相环理论学习的基础上,针对单粒子效应和总剂量效应对DLL电路进行辐射加固设计,提高其抗辐射能力。基于65nm CMOS工艺,设计实现了一种用于DDR3 SDRAM接口电路,工作在100MHz533MHz下的辐射加固的延迟锁相环。用Cadence软件进行电路设计和版图设计,后仿真结果表明该延迟锁相环具有快速锁定、抗干扰能力强、稳定性好以及可进行灵活微调的特点,同时总剂量效应阈值超过100krad（Si）,单粒子闩锁阈值达到75MeV/mg·cm-2,在空间环境中具有很好的可靠性。本文的主要研究工作和创新之处在于:文中设计的DLL采用了通过精确匹配MOS管的大小实现电流高度一致的压控型电荷泵,同时给电路中增加了一些灵活微调结构以及可测性设计,便于后续锁相环路的调整以及流片后对故障的准确定位。本文针对多种单粒子效应及总剂量效应对DLL电路作出辐射加固设计,例如在鉴相器中采用Dice结构的D触发器、带有电荷补偿网络的压控型电荷泵及版图设计中的加固方法等,提高文中DLL的抗辐射能力。