面对未来通信中海量连接与高速传输的巨大挑战,在如今逐渐放缓的硬件摩尔定律的大背景下,无线通信中的基带信号处理算法与高效硬件实现的联合优化与协同设计变得迫在眉睫。其一是由于设备的小型化与海量传感元件连接无线网络,要求基带处理系统具有更小的面积与功耗;其二是因为以硅为半导体材料的硬件工艺难以提升,使得基带处理系统无法冀于硬件制造工艺的进步而直观性地获得性能提升,两方的压力都促使下一代移动通信系统需要站在硬件设计的角度优化软件算法,从而在性能与效率上得到良好折中。但是,相较于模拟射频的前端电路实现,相对更少的研究重心被放在了更加高效的数字基带芯片的设计上,只有在深入研究基带信号处理的算法特性,并结合大规模硬件设计的经验后,才能使得基带信号处理系统发挥出它的潜力。针对第五代移动通信（5G）中的关键技术之一,极化码作为5G信道编码的重要模块是近年来无线通信中研究热点,本文将立足于此,对极化码的高效译码算法与硬件实现的联合优化进行深入研究。作为第一个被证明在二进制输入离散无记忆信道（BDMC）上可以达到香农极限的信道编码,极化码于2008年提出后便引起了学术界与工业界的研究热潮,并在短短数年时间,便已于2016年正式选入5G标准,成为了增强宽带场景（e MBB）下控制信道的编码方式。其中置信度传播（BP）译码算法作为极化码主流译码算法之一,因其并行译码的高吞吐特性与软信息输出能力,具有着极大的研究潜力与应用背景,且BP译码的硬件友好特性使得其易于硬件实现。本文的研究重心便是针对于极化码5G场景下的BP译码算法的性能优化,进行算法与硬件的联合设计,且提出了高效的专用硬件实现,并在ASIC平台进行了综合与验证。首先通过对BP译码的消息传播机制进行分析,本文提出了一种更新最小-和（RMS）译码算法,使其在迭代过程中不断更新左侧R0信息的取值,从而加快BP收敛速度。针对于早停策略的设计,本文提出了一种GN与CRC的联合早停策略,帮助BP译码获得更好性能的同时降低计算复杂度。结合上述的RMS与联合早停策略,本文优化了传统并行BPL译码流程,提出了一种高效BPL（EBPL）译码框架,在该框架下并行BPL可以省去末端的欧氏距离判决器,计算复杂度大大降低,且在L=8时可以获得0.15 d B的性能提升。由于极化码BPL译码算法性能与所选的L个译码因子图的性能密切相关,通过分析图上的环路构造,本文提出了一种基于环路简化（LS）的选图算法。在极化码BP消息传播机制中,部分环-12会因为传播冗余而破坏,因此因子图的不同置换会改变环-12的数量与分布,从而可以通过LS算法得到所有置换因子图中具有最少环-12的候选因子图。仿真结果表明,基于LS算法的选图性能可以在L=64时,比已有最先进算法提升0.15 d B。此外,针对于极化码的5G构造,截止到现在,并没有一种BPL选图算法可以针对于特性的错误来设计相应的因子图,从而对该类型错误进行优化与降低。本文提出了一种针对于特殊错误设计的提高型因子图集合（IFGS）。通过将全零码字LLR均值作为判决极化码BP译码下的比特可靠性度量后,寻找能够通过比特置换索引将当前易错比特索引交换到更加可靠的索引的因子图,从而优化BPL因子图选集。仿真结果表明,基于IFGS算法的因子图集合对于（1024,512）极化码,可以在L=32且FER=10-4时,比LS算法提升0.1 d B性能。基于65 nm SIMC工艺,本文提出了极化码BPL译码器的专用硬件电路。在内设BP译码器方面,本文采用了目前最为先进的双列双向架构,并重新完成了数据流优化,节约了近一半的统一路由资源。其次是对于流水线设计与折叠存储架构实现的联合优化,通过合理地在特定时刻将寄存器的值用作存储输出,从而省去20%的存储空开销。此外将上述的IFGS以比特索引置换的方式提前固化在L个列表路由上,本文提出了固化列表路由电路,用以在每个使能信号到来时可以提供完成置换后的极化码BP信号输入,并优化了时钟设计,从而使得每次列表切换时仅仅需要一个额外时钟即可。最后通过合理的量化比特选取,在引入缩放因子后,所设计的BPL专用硬件电路可以在7比特量化时达到无损失性能。ASIC综合结果显示,该固化列表路由的极化码BPL译码器可以在L=32且Eb/N0=4 d B时,对码长N=1024的极化码达到5.07 Gbps的译码吞吐,其纠错性能已经超越了CA-SCL2,且面积仅为3.362 mm~2。此外本文进一步对极化码BPL硬件做出优化,针对于固化列表路由的缺点,提出了一种灵活列表路由生成器的硬件设计。通过对比特索引置换列表路由的硬件表征,本文推导出一个通用的公式结构分解了各个置换因子图的列表路由,并证明任意置换因子图π的列表路由可以拆分为n-1个子路由表示,同时本文给出了适用于极化码BPL译码器的灵活列表路由生成器的硬件设计与结果。