当前集电路产业已经突破100nm工艺大关，基于90纳米工艺的CPU处理器将于今年内推出，整个产业向深亚微米工艺不断推进。现有EDA工具却明显滞后于芯片加工能力，在有效处理超深亚微米物理效应和高效仿真验证高复杂度集成方面亟待提高和改善。与此同时，基于计算智能思想的各种优化方法不断涌现，为解决VLSI物理设计中的NP-困难问题提供了新的思路和启迪。由此，基于四川省科技厅基金项目——《计算智能在超大规模集成电路物理设计中的应用》，本文对计算智能算法中的禁忌搜索算法在VLSI电路芯片布局设计中的应用进行了一些研究。基于BBL模式的优点和目前对其研究发展的不充分，本文将当前主流之一的布局表征——序列对与禁忌搜索算法相结合，研究了其在BBL布局中的应用。采取实验与理论分析并重的方式，具体针对本文方法，构造初始布局并对一些尚在讨论中的禁忌搜索算法的重要参数进行了研究和确定。通过仿真并与其它计算智能方法相比较，证明了此方法的有效性。同时还对本文方法的一些特性（优化侧重、收敛性与小概率事件的关系等）进行了实验和分析。文中还提出了个人对禁忌搜索算法思想框架的一点改进意见。