【摘 要】
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随着模数转换器向更高速发展,时间交织模数转换器成为研究热点。作为转换器系统最前端电路,采样保持电路决定了整个模数转换器的带宽、转换速率和转换精度,其性能至关重要。
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随着模数转换器向更高速发展,时间交织模数转换器成为研究热点。作为转换器系统最前端电路,采样保持电路决定了整个模数转换器的带宽、转换速率和转换精度,其性能至关重要。本文采用65nm CMOS工艺设计了一种适用于8位10GSPS时间交织A/D转换器的8GHz宽带采样保持电路。本文分析了常用的采样保持电路以及存在的非理想效应,之后提出了改进非理想效应措施,完成了本文的高带宽采样保持电路的设计。采用三级层次化采样结构,以实现高带宽输入并缓解时序误差的影响;为了提升开环采样保持电路的线性度,本文以差分形式实现所设计的电路,消除了电路中出现的直流失调成分和偶次谐波;设计了一种栅压自举开关,采用与采样开关管连接的dummy开关管补偿输入信号馈通;在传统的源极跟随器上加入电流反馈环路,展宽电路的带宽,并且缓解输入晶体管的跨导引起的非线性,将改进的源极跟随器作为第一级和第二级缓冲器;在设计的共源共栅缓冲器中加入源极退化电阻,利用源极负反馈大幅提升了其线性度,并将其作为第三级缓冲器放大被前级压缩的信号。电路原理图仿真结果显示,采样保持电路的带宽达到10.96GHz,带宽内SNDR大于47.91d B,SFDR大于48.47d B。本文在完成前仿真的基础上,完成了电路的版图设计并对电路进行了后仿真。本文在版图设计过程中考虑了版图设计中存在的一些非理想效应对电路性能的影响以及与之对应的应对措施。本文设计的采样保持电路的版图面积为3.69mm~2。后仿真结果显示,所设计的采样保持电路带宽达到8.85GHz,在带宽范围内其SNDR在44.60d B以上,SFDR在45.87d B以上,能够满足电路的要求。
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