随着集成电路制造工艺的进步与算力需求的提升,单位面积内集成的晶体管数量日益增加,电路高速运转产生的巨大功耗已经成为限制芯片应用的主要难题。低功耗设计是当前集成电路面临的巨大挑战,本文从数字后端设计的层次出发,研究相应的功耗优化技术,实现对某款40 nm芯片的功耗优化。本文提出了一种高效的多位寄存器聚类合并算法,嵌入到后端设计流程中,简化了时钟树结构,完成了该芯片中53.53%的寄存器合并,将绕线总长度优化了 20.16%,时钟网络功耗降低了 26.33%;接着提出了一种结合功耗权重和时序权重的信号线加权方法,优化了关键数据通路的负载电容,将芯片开关总功耗降低了 20.63%。最后,基于传统的数字后端流程提出了一套优化功耗的设计流程,完成了该芯片的数字版图设计,将该芯片的总功耗降低了 15.42%。本文主要创新点如下:1、结合物理位置信息和时序信息来识别单位寄存器的可合并区域,并在算法中加入调节因子,用于调整多位寄存器合并的范围与精度,使得合并过程可嵌入于数字后端设计不同的阶段。2、提出了一种基于寄存器边缘识别多位寄存器聚类群落的算法,相较于传统方法将计算的节点数降低了一倍,大大提高了算法的运算效率。3、提出了一种求解最优合并序列的高效算法,在满足功耗、时序、绕线资源的三重约束下,可快速求解出电路中最优的多位寄存器合并序列。4、提出了一种信号线加权方法,用功耗权重来量化信号线翻转率,用时序权重来量化信号线时序裕量,优化开关功耗的同时降低了对电路时序的影响。本论文的研究成果不仅适用于该40 nm芯片的功耗优化,对于用数字后端工具软件设计的芯片的功耗优化都具有应用价值和借鉴意义。