【摘 要】
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频率综合器通过结合倍频、分频和混频几种操作来得到所需的信号,现在广泛的应用在各种通信设备和电子产品中。而电荷泵锁相环型(CPPLL,Charge Pump Phase-Locked-Loop)的频率
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频率综合器通过结合倍频、分频和混频几种操作来得到所需的信号,现在广泛的应用在各种通信设备和电子产品中。而电荷泵锁相环型(CPPLL,Charge Pump Phase-Locked-Loop)的频率综合器是其中结构简单,性能高的频率综合电路,它产生的频率信号稳定且精确,能为系统提供稳定可靠的信号源。同时,锁相环型频率综合器能同时产生多个不同频率值的信号,而且本文锁相环采用的是环型VCO(Voltage Controlled Oscillator),占用面积小,易于片上集成。如今,随着通信技术的飞速发展,通信系统要求低的相位噪声、窄的信道步长、高的输出频率和更快的响应时间等等,因此,作为系统中重要的信号源产生模块,设计高性能的锁相环型频率综合器也将面临越来越多的挑战。本文研究设计的CPPLL频率综合器是基于JESD204B协议的,根据系统要求,需要产生4相、1 GHz的差分时钟信号,和100 MHz的系统时钟信号。设计采用SMIC 0.13μm CMOS 1P8M工艺,整个芯片工作在1.2 V电压下,最终芯片面积为0.12 2mm,电流为22 mA,能在5?s内锁定并且能稳定输出系统要求的时钟信号,测试出来的周期时钟抖动为78.15ps。
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