超大规模集成电路遵循摩尔定律向前推进,纳米片环栅场效应晶体管（NSFET）有望成为3nm技术节点的核心器件。电路-器件-工艺协同优化（DTCO）设计是通过评估环振等基准电路的功耗、性能与面积（PPA）表征器件驱动与寄生特性,进而优化电路与器件性能,目前已成为深纳米工艺代器件设计研究的关键手段。本文聚焦3nm技术节点,提出了一种优化的DTCO设计流程,并基于此实现了NSFET关键结构的折衷优化。本文的研究内容及成果如下:一、基于3nm关键设计规则,结合实际工艺要求对NSFET进行了TCAD仿真优化设计,包括应变和关键结构的优化,如overlap/underlap、low-kspacer和纳米片间距NSS。优化后的NSFET器件NMOS与PMOS饱和电流(Idsat)分别为90.49μA和88.07μA,阈值电压(Vth)分别为0.124V和0.137V,亚阈值摆幅（SS）分别为65.5mV/dec和73.7mV/dec,以及漏致势垒降低效应（DIBL）分别为18mV/V和23mV/V,器件级特性表现优异,拟定为标准NSFET器件。二、提出了一种前道器件建模和中后道寄生提取相结合的DTCO设计方法。首先,基于BSIM-CMG提取NSFET的集约模型,NMOS与PMOS直流特性最大误差为1.34%,电容最大误差为2.70%。随后,以3nm技术节点反相器为例,通过电路版图及工艺流程生成互连结构,进而提取中后道寄生电容,并实现后道寄生电阻的等效拟合设计,从而提出了一种前道器件模型及中后道寄生结合,对电路-器件-工艺协同优化的设计流程。三、基于优化后的DTCO设计流程对3nm反相器和环振电路与NSFET器件进行协同优化设计。首先,考虑NSFET关键结构参数受限于CGP,结合结构参数对实际工艺产生的影响,研究了关键结构参数如栅长、侧墙（spacer）长度以及源漏长度折衷优化时对器件电学特性和中后道寄生特性的影响。随后,仿真分析了不同折衷情况下反相器电路的直流特性和瞬态特性,以及环振电路PPA特性。研究结果表明,拟定的标准NSFET器件达到了由5nm推进至3nm技术节点的设计要求,环振电路面积降低了46%,功耗下降42%,速度提升20%。在折衷优化设计的器件结构方案中,共有6组满足设计要求,其中性能表现最佳的器件实现了面积减少46%,功耗下降48%,速度提升26%。本文的研究结论证明,器件级性能并不是器件设计中的唯一指标,需要结合中后道寄生特性,对电路和器件进行协同优化。同时,工艺要求对电路级性能也有着不容忽视的影响。本文的工作对3nm技术节点下NSFET器件结构设计与工艺开发具有重要的指导意义。