静止图像压缩标准JPEG2000在压缩性能上相较于以往的算法有很大的提高,同时,JPEG2000又有许多新的特性。但是,JPEG2000的运算复杂度,使得JPEG2000的硬件实现变得非常的困难,这限制了JPEG2000标准替代以往算法的进程。因此本文从算法的FPGA硬件实现入手,对其进行研究。本论文介绍本项目的系统设计框架,针对JEG2000标准中的EBCOT扫描算法存在的严重冗余编码问题,介绍本项目使用的跳跃方案,该方案使得EBCOT算法能够得到快速的实现。同时,本论文对小波模块进行基于FPGA平台上的设计,同时针对FPGA设计的特点,将本系统中FPGA接口部分的时序抽象为一般的模型,并进行时序上的分析和仿真,使接口部分的数据交换可以达到很高的时钟频率。另外,针对JPEG2000标准提供的码率控制算法存在的一些缺点,介绍本项目目前使用的方案,同时针对这一方案进行测试,本文提出改进的更佳方案,并通过仿真,比较这两种方案性能。本文提出的改进型方案,在编码数据量上更少,更加有利于JPEG2000算法的硬件平台上的实现。