深度卷积神经网络（Deep Convolutional Neural Networks,DCNN）已成为深度学习中用于数字图像内容分类的关键算法之一,这是因为DCNN可以从足够多的训练数据中学习到具有高度代表性的分层图像特征。但是,DCNN的计算复杂度要比经典算法的计算复杂度大很多,这造成了基于中央处理器（Central Processing Unit,CPU）或图形处理器（Graphics Processing Unit,GPU）平台的许多DCNN应用在资源、能效和实时性等方面有诸多限制,使它们很难应用于实时性要求高的场景。因此,人们越来越关注在嵌入式系统上实现DCNN的方案,这样可以提高DCNN的计算速度和实时性。现场可编程门阵列（Field Programmable Gate Array,FPGA）有着强大的性能和可编程性,为了减小DCNN的计算时延和能耗,很多人选择用FPGA对DCNN进行加速。FPGA上DCNN的运行耗时主要受卷积层、全连接层和内存交互三个方面的影响,但前人大多只对其中一个方面进行加速,很少有硬件加速器能加速这三个方面。本文设计了一个高性能的DCNN硬件加速器,能够对DCNN中卷积层、全连接层和内存交互进行加速与优化,使整个网络性能得到显著提升。具体来说,本文选择一种轻量的快速乘法来改进Winograd卷积加速算法,同时快速乘法还被用来加速全连接层的矩阵乘法计算,这样卷积层和全连接层的计算速度就有了提高。对于减小片外和片内之间的内存交互量,本文提出一种梯形复用的内存交互优化策略,它使用梯形数据块传输数据来提高数据的复用率,所以该策略能减少卷积层的内存交互。最后,本文在Zynq XC7Z100开发板上搭建了DCNN硬件加速器,并用Alex Net、VGG-16和Res Net-50这三种DCNN进行了验证,吞吐量分别达到了65.3GFLOP/S、505.3GFLOP/S和560.2GFLOP/S。