低密度奇偶检验(Low-Density Parity Check,LDPC)码在信道编码中具有很高的可靠性,可以利用线性规划(Linear Programming,LP)译码算法实现译码任务。但是,当信噪比(Signal-Noise Ratio,SNR)较低情况下,LP算法很难发挥较好的译码效果。基于交替方向乘子法(Alternating Direction Method of Multipliers,ADMM)的并行译码(Penalized Decoder,PD)算法虽然能有效地弥补LP算法的译码性能不足问题,但是其译码效率不高。因此,考虑设计实现PD算法的并行化方案以提升译码速度是本文的主要研究工作。图形处理器(Graphic Processing Unit,GPU)不仅在浮点运算和内存带宽方面有着巨大的优势,同时NVIDIA公司推出的计算统一设备架构(Compute Unified Device Architecture,CUDA)模型极大推动了 GPU高度并行化的应用。因此,考虑结合GPU平台设计ADMM-PD算法的并行化译码过程不仅可以保证极高的译码速率,而且适用于规则LDPC码和非规则LDPC码。本文的主要工作概括如下:1.设计了针对图形处理器(GPU)的变量节点迭代更新和校验节点迭代更新算法,且在GPU平台上实现ADMM-PD算法。该方案可同时适用于规则码与非规则码。2.详细划分了 GPU平台下的算法并行化译码结构,并根据CUDA模型进行算法编译。实验分析了 GPU平台下ADMM-PD算法的译码性能和GPU平台下的加速效果。