随着电子设计水平不断发展,信号的速率越来越高,设备的体积越来越小,信号完整性现象变得越来越突出,成为了一个研究的热点。同时,嵌入式系统的运用变得越来越普遍。嵌入式微处理器以其高速度、低功耗、低成本等诸多优异的性能,在移动通信、多媒体数字消费等嵌入式解决方案中得到广泛应用。因此,嵌入式系统中的信号完整性想象也就变得越来越突出了。通过信号完整性分析解决高速嵌入式系统中的问题成为一种有效的方法。本文借助功能强大的Cadence公司Specctraquest仿真软件,结合IBIS模型,在布局布线前对高速信号线进行信号完整性分析,然后根据仿真结果制定约束规则,减小信号完整性现象的影响程度。实践证明信号完整性设计缩短了设计周期,具有比较好的理论和实际意义。本文首先介绍了信号完整性现象和理论基础。然后运用Cadence工具分析主要的几种信号完整性现象。通过仿真,分析了各种现象产生的原因并得出了解决的办法。同时介绍了一个嵌入式多媒体终端,对该系统的功能和模块组成做了阐述。利用Cadence公司EDA软件Specctraquest对该系统中关键网络的时序、反射、串扰等问题进行了深入分析,并作了相应的仿真设计。在设计中,对源同步时钟系统中多终端系统的拓扑结构设计的常用方法提出了自己的设计方法;对串扰设计中常用的3W准则设计出了它的适用范围。最后设计出符合要求的PCB版图,制出的PCB板性能稳定可靠、系统工作正常。通过本文的研究工作,缩短了硬件研发周期,降低了成本。也进一步表明信号完整性分析对于嵌入式高速PCB设计的重要性。