本文以Turbo码译码器的FPGA实现为目标,对Turbo码的迭代译码算法及用硬件语言实现其译码算法进行了深入研究。本文首先在理论上对Turbo码的编译码原理进行了深入的研究,并用C语言对其MAP译码算法进行了验证仿真,接着就Turbo码MAP算法的衍生算法即LOG_MAP和MAX_LOG_MAP算法用C程序做了仿真和测试。随后本文就一些对MAP译码性能起着重要影响的参数也用C程序做了仿真对比。在综合考虑设计方案的综合性能、复杂程度、系统规模、系统延时和成本等各项因素后,本次设计选择了Altera公司的Cyclone2器件来完成Turbo码译码算法(MAX_LOG_MAP)在硬件语言上的仿真设计。在本文的设计中,采用了FPGA设计中“自上而下”和“自下而上”的设计方法来实现Turbo码的MAX_LOG_MAP算法译码。在分析系统功能的前提下,把整个系统分割成不同的功能模块,再用VHDL语言去实现每个不同模块。文中详细的介绍了各个模块的设计思路。在交织器模块的设计中,本文采用了全新的设计思路,节约了硬件资源。在各个模块设计完成和验证功能正确后再用“自下而上”的方法把各个模块整合在一起仿真检测整个译码系统的性能。