本文基于SMIC 0.18μm标准CMOS工艺,设计了一款具有较宽输出频率范围、低相位噪声、可用于SoC集成的电荷泵锁相环电路。该锁相环主要用于时钟频率倍增,其输入参考频率范围为10MHz~50MHz ,输出频率范围为260MHz~400MHz,可以满足大多数高速集成电路对时钟信号的要求。整个设计采用自顶向下的方法,完成了从系统级定义到电路级设计,再到芯片级实现的整个设计流程。首先,应用VerilogA高级语言和Matlab工具建立了锁相环的系统级模型,根据数学模型分析和行为级仿真的结果对环路参数进行了优化;然后,依据设计指标和锁相环各模块的特性要求对晶体管级电路进行设计和仿真,并在模拟电路设计和锁相理论的指导下针对死区、电流匹配性差、电荷共享效应等非理想因素对各模块进行性能优化;最后,完成了整个系统的版图设计与验证,提交代工厂流片并进行芯片测试分析,实验结果表明,该芯片可以正常工作,功能上满足设计要求。此外,本文针对锁相环的输出频率范围和噪声特性进行了深入的理论分析和电路设计仿真,通过对环型VCO(压控振荡器)延时单元结构的改进和环路带宽的优化设计进一步提高了系统输出频率、降低了相位噪声,使得系统输出频率范围达到797.1MHz~1.272GHz,相位噪声降至小于-100dB/Hz。本论文可以为锁相环系统及其他非线性系统的设计提供技术性指导,其研究方法及成果具有较大的理论价值和实用价值。