随着大数据时代的开启,串行接口逐渐取代了并行接口成为主流技术,高速SerDes(Serializer-Deserializer,串化/解串器)芯片在SoC中使用广泛。锁相环是SerDes的重要模块,不仅为整个芯片提供高速时钟信号,还为时钟恢复电路提供采样时钟,低噪声和快速锁定时间成为锁相环中重要的设计目标。本文基于65mn工艺,设计实现了一款高速SerDes芯片中时钟恢复电路(Clock Data Recovery,CDR)的锁相环部分,包括鉴频鉴相器(Phase Frequency Detector,PFD)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage Controlled Oscillator,VCO)、分频器(Frequency Divider,DIV)和占空比调整电路(Duty Cycle Correction,DCC)。在锁相环理论的基础上,论文对环路的瞬态响应以及噪声进行了介绍,阐述了电路的设计过程,说明了高速版图设计的注意事项,给出了仿真结果和测试结果。鉴频鉴相器采用RS触发器构成数字鉴相器,电荷泵电流在10pA至80μA范围内可调,引入了两路差分信号抑制非理想效应。论文的主要创新点在于环路采用双环结构,通过积分路径和比例路径结合,规避了电阻的使用,可以对环路带宽和阻尼因子分别进行调整,以适用于不同的协议。同时,两条路径同时进行充放电调整,有效减少了锁定时间。压控振荡器采用四级差分环路振荡器结构,通过传输门控制延时,从而改变其振荡频率。振荡器输出为八相差分信号,最后经过占空比调整电路使输出信号的占空比为50%。通过电路仿真验证,信号的最高输入频率为1.35GHz。电荷泵的输出电流为50μA时,静态失配电流小于1%,VCO的频率覆盖范围为500MHz～2.5GHz,振荡器增益保持在4GHz/V左右,输入频率为1.0625GHz时振荡器在1MHz处的相位噪声为-80dBc/Hz。在最坏情况下环路的锁定时间小于4μs,振荡器控制信号纹波小于14mV,功耗10.692mW。SerDes芯片并行回环测试误码率合格,眼图张开情况良好。