在红外单光子测距成像应用中,时间数字转换器（Time-to-Digital-Converter,TDC）作为探测像素的核心电路,可以量化光子飞行时间（Time-of-Flight,TOF）来实现对被测物体的成像,为了满足TDC对分辨率和量程的要求,驱动TDC的时钟产生电路的输出频率应具备在一定范围内连续调节的能力,为了降低TDC的量化误差,时钟信号同时还应具备高稳定性、低抖动和相位噪声低等特性。为了满足红外单光子测距成像应用对高性能时钟的要求,本文设计了一种亚采样锁相环（Sub-Sampling Phase-locked Loop,SS-PLL）时钟产生电路,该电路具备输出频率稳定、抖动低、频率锁定范围较宽等特性。SS-PLL在锁定状态下,SS-PLL电路中的亚采样鉴相器（Sub-Sampling Phase Detector,SS-PD）模块,实现低频参考信号对高频输出信号采样,将参考信号跳变沿与输出信号过零点位置的时间差转化为输出电压差,输出电压差控制亚采样电荷泵（Sub-Sampling Charge Pump,SS-CP）电路对低通滤波器充电和放电,实现SS-PLL系统环路的调节。相比较传统电荷泵锁相环（Charge Pump Phase-locked Loop,CP-PLL）时钟,SS-PLL电路中的分频器不在鉴相调节环路内,分频器不但自身不贡献输出噪声,而且避免了传统结构中鉴相器和电荷泵噪声传输到输出端放大N2倍带来的问题,从而降低了SS-PLL电路的输出噪声。为了满足TDC低段位相位细分辩的要求,压控振荡器（Voltage Controlled Oscillator,VCO）采用四级具备多频带控制的伪差分延迟单元级联结构,通过选取VCO频带及其频带内的调节,实现输出信号的宽频率范围。本文基于TSMC 0.35μm 3.3V标准CMOS工艺,采用Cadence工具对SS-PLL时钟产生电路关键单元和功能模块及其组成系统进行了前仿真、版图绘制和后仿真验证,并完成MPW流片、芯片封装和测试。测试结果表明,在参考时钟信号为10MHz条件下,SS-PLL输出频率的范围为160MHz～380MHz,各输出频率下占空比均保持在（50±2）%,输出时钟信号RMS抖动值最大为12.0ps,在各载波频率下,相位噪声低于-112d Bc/Hz@1MHz,最大功耗为42m A,在实际测试的输出频率范围内,SS-PLL电路性能基本满足设计指标要求,但实际测试的输出频率范围下降和功耗偏大均与仿真结果有差距。本文设计的SS-PLL时钟产生电路可以满足阵列TDC的应用需求。