FIR滤波器是数字信号处理研究和应用中非常重要的内容，本文针对高速无线通信的需求，着重研究了高速FIR滤波器的并行设计结构，并通过方案分析和参数仿真得到了具体的FPGA设计和实现方案。论文首先阐述了FIR数字滤波各种设计结构的原理，分析了它们的性能。然后，针对采样速率800Msps的高速通信信号处理要求，分别设计了成形匹配滤波器和信道均衡器，其中，成形匹配滤波器系数固定，而信道均衡器系数可变。成形滤波器采用多相内插滤波结构设计；匹配滤波器对时域并行结构和频域并行结构设计方案进行了并行度和FPGA资源消耗的分析和比较，利用FIR滤波线性相位特点以及滑动窗口方法优化FFT计算，减少了70%的乘法器资源。信道均衡器采用有利于硬件实现的LMS算法，针对LMS算法中误差反馈对器件速度的影响问题，采用滤波系数延时更新的方法，实现了流水级数受限的FPGA设计，吞吐率提高了4倍。通过ISE时序仿真结果表明所设计的成形匹配滤波器与信道均衡器达到了高速无线通信信号处理的要求。论文工作对FIR数字滤波器的设计和应用具有一定的参考价值。