延迟锁相环(DLL)电路是当前高频时钟产生电路设计中的重要研究课题之一,它在减小输出信号抖动、降低锁定时间方面与传统的锁相环相比有独特的优势和作用。本课题项目来源于中芯国际设计服务部I/O组,基于SMIC0.13μm CMOS工艺,完成一款应用于DVI_RX中的延迟锁相环电路。本文首先详细研究了高频时钟产生电路的基本理论,包括了锁相环,电荷泵锁相环以及延迟锁相环的电路原理、结构,对比介绍了它们各自的特点和应用。在此基础上结合数学模型系统分析了延迟锁相环电路的稳定性问题,介绍了相位抖动的分析方法,总结了系统噪声的来源以及解决的途径。最后对不同架构的延迟锁相环电路做了简要的阐述,比较了它们的优缺点。基于SMIC0.13μm CMOS工艺,实现了延迟锁相环的设计,完成了从电路设计、仿真、版图、后仿真优化到最后的流片测试一整套延迟锁相环的研发过程。通过使用全新的电路组成和改进原有的电路模块,达到了延迟锁相环系统锁定快、抖动小的目标,满足了设计要求。