通信系统一直保持着对中低精度高速模数转换器（ADC）的需求,以此传输电信号或者光信号。在常用的模数转换器中,逐次逼近型（SAR）ADC因为结构简单并且高度数字化,不包含复杂的模拟电路,成为了研究的热点。并且,随着工艺尺寸的缩减,SAR ADC的功耗逐渐降低,速度越来越快,表现得越来越具有竞争力。本文面向通信系统的需求,采用先每步1位（1bit/cycle）后每步2位（2bit/cycle）的ADC架构,设计一款7bit高速SAR ADC。为了实现高速的设计要求,本文设计了基于同步时钟的电路,改进设计了基于延时的简单逻辑电路以增大比较时钟占空比。在五分频电路对输入高频时钟进行分频之后,由非交叠时钟产生电路产生采样时钟与转换时钟,然后由宽占空比比较时钟产生电路产生比较时钟;在转换过程中,SAR ADC首先进行1次1bit/cycle的转换,然后进行3次2bit/cycle的转换,完成7bit的量化;为了降低比较器失调的影响,提出一种电荷共享式的失调校准方案,该方案通过前台校准模块降低比较器的绝对失调,再通过后台校准模块降低比较器的相对失调,保证了SAR ADC的动态范围与线性度;设计了SAR逻辑电路及基于负脉冲触发式半动态触发器的锁存窗口电路,保证SAR逻辑的高速运行。论文基于TSMC 40nm CMOS工艺,设计电路与版图。后仿真结果表明,1.1V电源电压,500MS/s采样率,奈奎斯特频率输入时有效位数（ENOB）可以达到6.69bit,无杂散动态范围（SFDR）为51.29d Bc,功耗为4.12m W,品质因素（Fo M）为79.81f J/conv-step。后仿真结果满足设计指标。