随着数字集成电路产业的迅速发展,晶体管数量规模和集成复杂度显著提高,芯片验证过程所需的仿真时间也在不断增加。近几年,业内提出了联合模拟和联合仿真等软硬件联合加速验证过程的方法。因为联合仿真采用的硬件加速器较为昂贵且前期环境设置复杂,中小型公司倾向于使用FPGA资源进行联合模拟。该模式仿真环境不易调试,只加速待测设计,不能加速验证平台的时序部分。目前联合仿真验证平台的编写以System Verilog语言与UVM验证方法学的结合为主。双域结构UVM验证平台比传统验证平台复用性更高,但主要用于硬件加速器的软硬件联合仿真中。因此本文研究UVM双域结构验证平台在FPGA软硬件联合仿真的应用。本文设计了一种适用于FPGA软硬件联合仿真的UVM双域结构验证平台。首先根据UVM联合仿真理论,构建一个UVM双域结构的验证平台。将通用验证平台拆分为包含时序的硬件侧HDL域和不含时序的软件侧HVL域两部分,两部分可以分别编译和同时运行。然后基于TCP协议套接字,用C语言设计实现了双域之间的通信管道。利用SV的DPI-C接口进行SV验证平台和C套接字的连接和数据转化。采用C语言中的子程序和SV中的等待函数结合的方法,实现后台等待进程解决线程同步问题。最后设计并完善了硬件侧的事务处理器组件,包含在HDL域中的总线功能模型和在HVL域中的代理两部分,使其同时具有通过传输协议传递数据和进行事务级数据和信号级数据的转化的作用。将一个I2C IP核作为待测设计,对该UVM双域结构验证平台进行功能测试和性能测试。通过基本数据传输测试、基于I2C协议的数据传输测试和待测设计的功能覆盖率统计,得到功能测试结果:传输通道返回的数据准确完整;事务处理器能处理基于I2C协议数据的事务级与信号级的转换;待测设计的功能覆盖率达到100%;平台能够满足基本功能验证的需求。通过测试软件侧和硬件侧之间数据传输速度和待测设计仿真运行速度,得出性能结果:与传统UVM仿真平台相比,该平台对单纯数据传输加速2倍以上,对待测设计的仿真加速13倍以上。本文设计的UVM双域结构验证平台功能与预期设计要求一致。与传统UVM验证平台相比具有加快仿真速度,提高仿真效率,平台复用性高的优点。与传统FPGA联合仿真相比,解决了前者不能加速验证平台的时序部分和难以调试的问题。该平台实现了仿真加速与调试便捷的目的,是UVM双域结构验证平台与FPGA软硬件联合仿真相结合的一种尝试。