随着人工智能的快速发展,很多传统算法被赋予了新的活力,聚类分析在各行各业中占有着越来越重要的地位。信息化时代带来的海量数据,使得人们对聚类算法的处理速度提出了更高的要求。针对聚类算法的加速研究,除了修改自身算法外,还可以利用硬件加速平台实现加速。可编程逻辑门阵列FPGA作为常用的硬件设备之一,其高性能、低功耗、可重复组合内部大量逻辑块等特性是它作为加速设备的优势。现如今,硬件加速方法通常针对单一算法,对多种算法的通用设计很少。为此,本文在提高算法执行速度的同时充分考虑加速器的通用性和灵活性,设计了包含多种聚类算法的通用加速器,避免资源浪费等问题。本文的具体工作如下:(1)对加速器进行软硬件功能划分。从基于划分、层次、密度以及网格的聚类算法中各选择一个典型算法,分别是K-means、Single-linkage、DBScan和Clique算法。通过解读四种聚类算法的关键代码,详细分析其运算特性,直接取出或转化后取出相同的功能模块。得到了距离计算单元和最小值查找单元。然后对提出的共性单元进行热度分析,将其中较为耗时的模块划分到硬件设备上,算法的其余部分保留在CPU上执行。使加速器在满足通用性的同时最大限度的提高加速性能。(2)对分配在加速器上的通用模块进行并行优化设计。针对距离计算单元,本文分别从数据并行和维度并行的两个角度完成设计。数据并行的方面体现在:利用FPGA中嵌有的大量的逻辑块,设计多个处理单元间的并行操作。可以同时计算出多组数据对象间的距离,实现数据的并行处理。维度并行的方面体现在:改变每个处理单元的内部执行方式,把每对点到点的距离计算也设计成并行处理模式,达到资源利用最大化。针对最小值查找单元,本文运用了大量的比较器设计成多位比较树,能够快速从一组数据对象中找出最小值,有效地提高算法执行效率。本文在不同数据集下验证了对多种聚类算法共性提取的正确性。再根据共性模块在FPGA上执行所需的时钟周期数,得到软硬件协同工作下的算法执行时间。通过算法在CPU上运行与软硬件协同工作下的加速比,评估加速器的加速性能。结果表明,用加速器替代部分软件算法的方案能够有效地提高整体运行速度。