H.264是ISO和ITU两大组织联合组成的JVT共同制定的一项新的视频压缩技术标准,其能在较低带宽上提供高质量的图像传输,这是H.264的应用亮点。在同样的视觉质量前提下,H.264能比H.263和MPEG-4节约大概50%的码率。但据估计H.264编码的计算复杂度大约为H.263的3倍,其获得优越性能的代价是计算复杂度的增加,这样软件实现就很难满足实时视频处理的要求,所以解码器的设计需要采用软硬件协同工作。本文的主要工作是H.264视频解码芯片帧内预测模块的优化和硬件实现。本文研究的H.264视频解码芯片主要应用于手持消费类设备,由于此类视频设备对功耗有着近乎苛刻的要求,因而工作频率低的高效硬件架构是本文研究的重点和难点。本文以实现高效、低功耗的帧内预测模块为目标,主要从结构级、电路级降低电路的功耗,主要研究成果如下：在结构层,提出了自适应流水线、并行处理单元和层次化的存储器结构。自适应流水线结构可根据帧内预测模式自动调整流水线的级数,能够降低工作频率和消除冗余的时钟,从而可以减少延迟,降低功耗。在电路层,通过使用4个并行的可重构处理单元(RPE)计算预测值,用两级种子算法实现Plane模式预测值的计算,并对功耗较大的乘法器进行了优化,在进一步降低功耗的同时,减少了芯片面积。最后为解码器帧内预测部分的硬件实现。基于Verilog HDL硬件描述语言实现设计,并进行功能验证和FPGA实现。从实现结果来看,电路功能和各项指标均达到设计要求。该设计能够在58.82MHZ的频率下,完成30帧/秒QCIF图像的视频实时解码,电路规模为4921个逻辑单元,功耗为251.28mw。