随着超大规模集成电路技术的发展,芯片集成度和规模急剧增加。集成电路按比例缩小的发展已逼近极限,最有可能解决降低互连延迟、提高电路性能的三维(3D)集成电路越来越受到人们的重视。作为一种系统级架构的新型设计方法,3D集成电路通过硅通孔(Through-Silicon-Via,TSV)技术用来提供多个晶片(Die)垂直方向的通信。这种技术可以克服特征尺寸限制,大幅度提高芯片晶体管密度。但是,目前3D集成电路的物理设计流程没有统一标准,EDA领域的研究并不完善。所以,研究基于EDA工具的3D集成电路物理设计方法成为了推动3D集成电路发展的关键。本文针对3D集成电路物理设计进行了研究。本文分析了集成电路的物理设计方法,针对3D芯片物理设计的布局布线流程,提出了一种将存储单元与逻辑单元分层的物理设计方法,将2D芯片转换为3D芯片。本文实现了2D芯片转换为3D芯片的网表分层设计。对设计进行逻辑综合,获得门级网表后,提出了一种剥离存储单元网表的算法,拆分网表中的存储单元与逻辑单元,实现了芯片2D-3D网表的分层。本文实现了3D芯片上层存储单元的位置优化设计。针对3D芯片物理设计中上层存储单元出现的布局布线问题,提出了用于确定上层存储单元位置的坐标确定算法。并且针对上层存储单元的重叠问题,提出了存储单元坐标修正算法,优化了上层存储单元的位置。本文实现了分层后3D芯片的上下层物理设计。在上层存储单元的物理设计中,加入了TSV单元;下层则是加入了与TSV单元对应的PAD单元。并且基于2D物理设计EDA工具,对分层后的芯片上下层分别进行布局布线,以此实现了芯片的上下层互连。本文的研究为3D芯片物理设计提出了一种新方案,并且本文的设计可在2D物理设计EDA工具中进行布局布线等流程,与2D物理设计流程相兼容。所以,本文的研究在3D芯片物理设计的研究及应用中具有较高参考意义。