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IEEE的万兆以太网协议802.3ae已经推出,将逐步成为以太网技术的主流。它的10 GBASE-R和10 GBASE-W标准中物理编码层采用了64B/66B编解码方案。64B/66B码只是一种码的格式转换,并没有显著增加码的0、1转换密度。64B/66B编解码方案包括64B/66B码格式转换、扰码/解扰以及数据速率转换。64B/66B码冗余度很小,其代价是同步所需时间和资源相对较多。基于标准单元库的设计方法是ASIC(专用集成电路)的最常用的设计流程。它采用硬件描述语言的方式描述电路,通过仿真、综合、自动布局布线以及静态时序分析一套完整的设计流程完成芯片设计。设计自动化程度高,周期短,芯片性能也较高。万兆以太网物理层编解码电路采用VLSI /ASIC设计的流程,使用ARTISAN的TSMC 0.18um CMOS工艺的标准单元库完成整个电路的设计。本文分析了64B/66B编解码电路的总体功能以及内部各个模块的划分,介绍了一般自顶向下的、基于标准单元库的ASIC设计流程,并着重阐述该编解码电路中64B/66B编码/解码电路、扰码/解扰电路几个模块的功能与实现方法。此外还提出了一种新型异步FIFO(变速箱)的实现方式和电路结构。最后给出了ASIC设计结果,包括仿真波形、综合后电路和版图。仿真结果显示该芯片实现了协议规定的编/解码功能。