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诸多研究表明RM逻辑(Reed-Muller logic)较传统布尔逻辑(Traditional Boolean logic)电路在面积、功耗方面有一定的优势。若使用RM逻辑构建电路,那么使用基于单元包(Cell-Base)的半定制ASIC设计是最常见、高效的方法。但是目前的标准单元包在RM逻辑电路上并没有进行优化,我们需要对原有的RM逻辑单元进行优化和扩充。因此本文希望设计出一种基于分栅配置Fin FET器件的RM逻辑单元包,并且能够通过软件自动进行双逻辑映射。本文提出了基于分栅配置Fin FET的RM逻辑基本单元门电路,三输入RM复合门电路,设计了超阈值RM逻辑单元包,并通过了双逻辑映射验证。在本学位论文,包括以下几个方面的研究内容:1、超阈值RM单元电路的设计。研究BSIM-IMG模型Fin FET器件分栅配置特点,重新设计RM逻辑的基本电路与三输入RM复合门电路,对重新设计的电路进行了超阈值区域工作电压的优化。2、超阈值RM单元包的构建。使用Cadence和Synopsys公司软件对新结构逻辑电路进行功能仿真和版图绘制,分析计算Fin FET器件寄生参数,提取版图物理库、时序库。3、双逻辑映射技术验证。在单元包中添加RM逻辑单元与传统逻辑单元,使得DC工具可识别两种逻辑单元,采用本文设计的RM单元包对4位乘法器进行双逻辑综合,分析综合后单元包的映射结果。本文利用HSPICE仿真软件对本文设计的RM基本门电路、三输入RM复合门电路性能进行分析,本文设计的电路,在功耗上比传统结构RM基本逻辑门的功耗减少33.41%-49.64%,功耗延时积减少12.14%-54.31%。运用DC软件综合了4位乘法器,验证了超阈值RM逻辑单元包可以被EDA工具使用,并且电路面积和功耗方面均能达到预期的优化效果。现有对分栅配置Fin FET电路研究大多都停留在HSPICE前仿真层面上,分栅Fin FET器件的寄生参数、版图设计等领域国内外研究相对较少,缺乏公开的整套可以让EDA工具识别的标准单元包工具。而本文对分栅配置Fin FET电路绘制了单元版图,利用BSIM模型分析了寄生参数,从而得到了电路更加精确的后仿真结果,并且设计了超阈值RM逻辑单元包。填补了分栅配置Fin FET电路设计和RM双映射逻辑等领域在仿真研究上的部分缺失。使用本文设计的单元包可以让设计者利用硬件描述语言设计低功耗的RM逻辑电路,并验证带有寄生参数的后仿真结果,还可以自动生成版图。为Fin FET电路和RM逻辑等领域的仿真研究提供了重要的参考。