摘要：HDLC是一种面向比特的链路控制规程,广泛用作数据链路层的控制协议。论文以“广州地铁一号线国产化改造”为背景,本设计在深入分析和研究HDLC协议和帧结构的基础上,进行了一种基于现场可编程门阵列(FPGA)为平台的HDLC协议帧收发器的设计。实现其原通信系统数据链路层的软硬件功能,并针对原通信系统的帧数据流时钟收发频率的性能进行了优化。为了实现串行HDLC帧的数据链路层传输功能,讨论采用分功能模块设计与实现的方法进行HDLC帧收发器功能划分,分别设计与实现了标志位生成与检测、插零与删零、FCS余项生成与校验等帧控制功能模块,并在FPGA内部实现各模块功能。通过添加寄存器的配置与软硬件强迫回零的状态机跳转相结合的默认模式,实现收发器各功能模块的连接与控制。采用VHDL硬件描述语言和Verilog HDL硬件描述语言在FPGA内部联合实现HDLC帧收发器的各功能模块和整体模块。本设计由QuartusⅡ8.0实现综合、编译以及布局布线和硬件下载,最后由Modelsim6.1+Altera平台完成功能后仿真。仿真正确后通过JTAG方式下载到开发板Cyclone中,通过示波器导出波形,确认本设计的正确实验,并对HDLC链路控制规程功能、帧结构和FCS校验功能进行了后仿真实现。在设计完成HDLC协议帧收发器的基础上,为了保证其可靠性与通信的高效性。针对其数据流时钟频率的特点,基于状态机跳转方式,进行了实验对比研究与分析,最终得出了数据流时钟频率的通讯边界条件,在保证可靠性的基础上,提高了HDLC协议帧收发器的通信速率。本设计对车辆总线的国产化开发与实现有着一定的范例意义。