自20世纪70年代以来,处理器的研发趋势始终关注如何提高内核中指令的执行效率,而主存储器却主要聚焦于存储容量的增大,忽略了速度的提升。处理器与主存发展趋势的不同,造成了两者之间访存速度难以匹配,直接导致了影响计算机性能的“存储墙”问题。为了试图弥合处理器与主存之间的速度差,计算机架构师们普遍采用在系统中插入多级缓存的层次型存储结构。然而,缓存的容量与主存相比毕竟有限,访存期间一旦出现缓存缺失,就会带来很大的不命中处罚延时,从而造成处理器访存的停滞。在发生缓存缺失的背景下,能够预测处理器下一个访存操作所需信息,并将该信息预先取回的预取技术就具有极高的工程研究前景与现实应用价值。预取技术具有设计可行性高、硬件开销较低以及应用范围广等优势,经过多年的发展,其已经被证明是隐藏处理器与主存之间访存延时的一种行为有效的手段。为了提升系统中程序的运行效率,降低处理器访存延时,本文提出一种在处理器工作时检测并识别程序中数据流访存模式的硬件缓存预取策略。全文首先介绍了现有预取策略的特性并总结了各自的优缺点,紧接着对内存中程序访存行为特征进行了分析,如地址翻译方式、局部性原理、程序中基本访存模式等,同时还结合了程序实例探讨了预取技术所能带来的性能优化。然后给出了本文硬件预取方案中的预取地址结构、预取部件的位置、结构与组成,并详尽阐述了各个预取子模块所要实现的功能与工作原理。本文预取策略设置了多个数据流预取条目,以此达到识别并记录多个数据流的能力。同时,该策略还对程序中的顺序数据流与跨步数据流进行分开独立检测,最大限度避免了不同步长数据流之间的干扰,也提升了预取部件的准确性与效率。此外,为了防止预取请求影响正常指令的执行操作,本文还设置了预取请求缓冲暂存生成的预取请求,并制定了预取请求仲裁上访存流水线的优先级方案。最后,在国产自主指令集架构处理器中完成本文预取部件的实例化,形成性能评估所需的完整处理器模型。使用SPEC CPU2006作为测试程序,并在硬件仿真加速器上进行实际仿真测试。结果表明,本文基于程序中数据流访存模式的预取策略在程序运行期间能够有效提升处理器的执行效率,增加各级缓存的命中率,最终实现降低处理器与主存之间访存延时的目的。