当前基于冯·诺依曼架构的计算系统受到内存、功耗、带宽等方面限制,人们试图开发新的架构方式,以避开这些限制。其中,存内计算由于可在阵列中处理数据,降低了对内存带宽的要求,从而节省了能源,因而被广泛研究。通过阅读文献可以发现,目前SRAM存内计算通常采用两种读取方式。第一种是多行读取,具有并行性高的优点,但由于采用模拟计算可能会导致其读出的数据存在误差,难以满足一些对精度要求较高的应用。另一种方法是单行读取,属于数字计算,更准确,由于是单行操作,对于一些具有大量数据的应用程序,它需要许多周期,难以满足对运行速度方面的要求。本文在这两种读取方式之间进行折衷,采用平衡预充与组译码策略设计了一种实现一次预充、连续读取的SRAM存内计算方式。该设计充分利用现有预充电路中的平衡晶体管,不需要增加任何额外的晶体管,就可以将读取后的位线电压再平衡并用于下次读取,实现一次预充、连续读取功能。同时提出与均衡预充电路相适应的组译码策略,实现了对现有读取方式的全局读速度和读取准确性的优化。与多行并行读取的模拟存内计算读取方式相比,提高了计算的准确度;与单行内存计算读取方式相比,该设计提高了整体的计算速度。本文基于65nm技术,对所提出的结构在普通6T存储阵列基础上进行了模拟。仿真结果表明,在连续读取模式下最多可提高13.8%的读静态噪声容限。结合组译码策略,可使全局读速度提高75%。并且可将连续读取的功耗最多降低11.58%。此外,它还可以广泛应用于各种存储结构中。已将该方法应用于现有的存内计算结构中,验证了其有效性。